Multi Channel DMA Intel® FPGA IP for PCI Express* デザイン例のユーザーガイド

ID 683517
日付 10/06/2023
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ドキュメント目次

3.3.1. テストベンチの概要

図 27. テストベンチのプラットフォーム・デザイナー・ビュー
デザイン例の pcie_ed_inst は、IPのパラメーター・エディターで選択しているリンク幅で生成されます。インテル FPGA BFMの DUT_pcie_tb はルートポートBFMです。
注: Hタイル・ルートポートBFMは、最大Gen3 x8幅までのみをサポートし、x16エンドポイントをGen3 x8にダウントレーニングします。MCMDA Hタイル・エンドポイントでx16のリンク幅をシミュレーションする場合は、サードパーティー製のルート・コンプレックスBFMを使用することができます。

テストベンチでは、ルートポート・ドライバーモジュールを使用してコンフィグレーションを開始し、エンドポイントのターゲットメモリーとDMAチャネルを実行します。これは変更することができるモジュールで、トランザクションを多様にデザイン例のエンドポイントまたは独自のデザインに送信します。

ドライバーモジュールのパスとファイルは次のとおりです。
  • MCDMA Rタイル・テストベンチ

    パス: pcie_ed_tb/ip/pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_rtile_tbed_100/sim

    ファイル: altpcietb_bfm_rp_gen5_x16.sv

  • MCDMA Pタイル・テストベンチ

    パス: pcie_ed_tb/ip/pcie_ed_tb/DUT_pcie_tb_ip/intel_pcie_ptile_tbed_100/sim

    ファイル: altpcietb_bfm_rp_gen4_x16.sv

  • MCDMA Fタイル・テストベンチ

    パス: pcie_ed_tb/ip/pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ftile_tbed_100/sim

    ファイル: altpcietb_bfm_rp_gen4_x16.sv

  • MCDMA Hタイル・テストベンチ

    パス: pcie_ed_tb/ip/pcie_ed_tb/DUT_pcie_tb_ip/altera_pcie_s10_tbed_191/sim

    ファイル: altpcietb_bfm_rp_gen3_x8.sv