Multi Channel DMA Intel® FPGA IP for PCI Express* デザイン例のユーザーガイド

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ID 683517
日付 10/06/2023
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ドキュメント目次
ドキュメント目次 x
1. はじめに 2. デザイン例に関する詳細 3. デザイン例のクイック・スタート・ガイド 4. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド・アーカイブ 5. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド改訂履歴
1. はじめに x
1.1. 用語と頭字語 1.2. MCDMA IPのモード
2. デザイン例に関する詳細 x
2.1. デザイン例の概要 2.2. ハードウェアおよびソフトウェアの要件 2.3. PIO using MCDMA Bypass Mode 2.4. Avalon-ST Packet Generate/Check 2.5. Avalon-ST Device-side Packet Loopback 2.6. Avalon-MM DMA 2.7. BAM_BAS Traffic Generator and Checker 2.8. External Descriptor Controller
2.1. デザイン例の概要 x
2.1.1. H-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.2. P-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.3. F-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.4. R-Tile MCDMA IP - エンドポイントに向けたデザイン例
2.3. PIO using MCDMA Bypass Mode x
2.3.1. Avalon-ST、PIO using MCDMA Bypass Mode 2.3.2. Avalon-MM、PIO using MCDMA Bypass Mode
2.3.1. Avalon-ST、PIO using MCDMA Bypass Mode x
2.3.1.1. シングルポートAvalon-ST、PIO Using MCDMA Bypass Mode
2.3.2. Avalon-MM、PIO using MCDMA Bypass Mode x
2.3.2.1. シミュレーション結果 2.3.2.2. ハードウェア・テスト結果
2.4. Avalon-ST Packet Generate/Check x
2.4.1. シングルポートAvalon-ST、Packet Generate/Check
2.4.1. シングルポートAvalon-ST、Packet Generate/Check x
2.4.1.1. シミュレーションの波形 2.4.1.2. シミュレーションのログ 2.4.1.3. ハードウェア・テスト結果
2.5. Avalon-ST Device-side Packet Loopback x
2.5.1. シミュレーション結果 2.5.2. ハードウェア・テスト結果
2.6. Avalon-MM DMA x
2.6.1. シミュレーション結果 2.6.2. ハードウェア・テスト結果
2.7. BAM_BAS Traffic Generator and Checker x
2.7.1. BAM_BASトラフィック・ジェネレーター/チェッカー・デザイン例のレジスターマップ
2.8. External Descriptor Controller x
2.8.1. レジスター 2.8.2. ハードウェア・テスト結果
2.8.1. レジスター x
2.8.1.1. GCSRレジスター (ベースアドレス64’h00000) 2.8.1.2. QCSRレジスター (ベースアドレス64’h10000)
3. デザイン例のクイック・スタート・ガイド x
3.1. デザイン例のディレクトリー構造 3.2. インテル® Quartus® Primeを使用してのデザイン例の生成 3.3. デザイン例のシミュレーション 3.4. インテル® Quartus® Primeでのデザイン例のコンパイル 3.5. ハードウェア・セットアップでのデザイン例のアプリケーションの実行
3.2. インテル® Quartus® Primeを使用してのデザイン例の生成 x
3.2.1. 手順
3.3. デザイン例のシミュレーション x
3.3.1. テストベンチの概要 3.3.2. サポートされるシミュレーター 3.3.3. Avalon-ST Packet Generate/Checkデザイン例でのDMAテストのテストベンチ・フロー例 3.3.4. シミュレーション・スクリプトの実行 3.3.5. シミュレーションの実行手順 3.3.6. 結果の表示
3.3.5. シミュレーションの実行手順 x
3.3.5.1. シミュレーションの実行手順: QuestaSim* / Questa* Intel® FPGA Edition 3.3.5.2. シミュレーションの実行手順: VCS* / VCS* MX 3.3.5.3. シミュレーションの実行手順: Xcelium*
3.5. ハードウェア・セットアップでのデザイン例のアプリケーションの実行 x
3.5.1. FPGAのプログラミング 3.5.2. クイック・スタート・ガイド
3.5.2. クイック・スタート・ガイド x
3.5.2.1. ソフトウェア・テストのセットアップ 3.5.2.2. ドライバーのサポート 3.5.2.3. MCDMAカスタムドライバー 3.5.2.4. MCDMA DPDKポーリングモード・ドライバー 3.5.2.5. MCDMAカーネルモード・ネットワーク・デバイス・ドライバー
3.5.2.3. MCDMAカスタムドライバー x
3.5.2.3.1. 前提条件 3.5.2.3.2. ソフトウェアのセットアップ 3.5.2.3.3. リファレンス・アプリケーション例の実行 3.5.2.3.4. 256チャネルを超えるビットストリーム・コンフィグレーションのテスト (MCDMAカスタムドライバーの場合) 3.5.2.3.5. 外部記述子モードの検証
3.5.2.3.1. 前提条件 x
3.5.2.3.1.1. BIOSからのコンフィグレーション変更 3.5.2.3.1.2. 外部パッケージ 3.5.2.3.1.3. ブート・パラメーターの設定
3.5.2.3.2. ソフトウェアのセットアップ x
3.5.2.3.2.1. Linuxカーネルドライバーのインストール 3.5.2.3.2.2. ユーザースペース・ライブラリーの構築とインストール 3.5.2.3.2.3. VFの有効化とQEMUを使用してのゲストVMの作成 3.5.2.3.2.4. ホストとQEMU間の通信の確立
3.5.2.3.3. リファレンス・アプリケーション例の実行 x
3.5.2.3.3.1. メタデータのテスト 3.5.2.3.3.2. カスタムPIOの読み出し/書き込みテスト 3.5.2.3.3.3. BAMのテスト 3.5.2.3.3.4. BASのテスト 3.5.2.3.3.5. パケット生成のテスト
3.5.2.4. MCDMA DPDKポーリングモード・ドライバー x
3.5.2.4.1. 前提条件 3.5.2.4.2. PMDのインストールとテスト・アプリケーション (CentOS) 3.5.2.4.3. PMDのインストールとテスト・アプリケーション (Ubuntu) 3.5.2.4.4. VM環境の作成 3.5.2.4.5. リファレンス・アプリケーション例の実行
3.5.2.4.1. 前提条件 x
3.5.2.4.1.1. ブート・パラメーターの設定 3.5.2.4.1.2. BIOSからのコンフィグレーション変更 3.5.2.4.1.3. Testpmdのインストールと構築
3.5.2.4.4. VM環境の作成 x
3.5.2.4.4.1. VFの有効化 3.5.2.4.4.2. QEMUを使用してのゲストVMの作成 3.5.2.4.4.3. ホストとVM間の通信の確立
3.5.2.4.5. リファレンス・アプリケーション例の実行 x
3.5.2.4.5.1. チャネルID VF PF検証 3.5.2.4.5.2. AVMMデザインでの検証例 3.5.2.4.5.3. 256チャネルを超えるビットストリーム・コンフィグレーションのテスト (DPDKポーリングモード・ドライバーの場合) 3.5.2.4.5.4. BAMのテスト 3.5.2.4.5.5. BASのテスト
3.5.2.5. MCDMAカーネルモード・ネットワーク・デバイス・ドライバー x
3.5.2.5.1. Netdevドライバーの構築とインストール 3.5.2.5.2. SRIOVがサポートされている場合のVFの有効化 3.5.2.5.3. デバイスでサポートされるチャネル数のコンフィグレーション 3.5.2.5.4. MTU値のコンフィグレーション 3.5.2.5.5. デバイス通信のコンフィグレーション 3.5.2.5.6. 送信キュー選択メカニズムのコンフィグレーション 3.5.2.5.7. 名前空間環境を使用してのテスト手順 3.5.2.5.8. PIOのテスト
3.5.2.5.6. 送信キュー選択メカニズムのコンフィグレーション x
3.5.2.5.6.1. MCDMAキューの選択 3.5.2.5.6.2. 送信パケット・ステアリング (XPS) 3.5.2.5.6.3. デフォルト
1. はじめに
2. デザイン例に関する詳細
3. デザイン例のクイック・スタート・ガイド
4. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド・アーカイブ
5. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド改訂履歴

3.2.1. 手順

  1. インテル® Quartus® Primeプロ・エディションで、新しいプロジェクトを作成します (File → New Project Wizard)。
  2. Directory、Name、Top-Level Entity を指定します。
  3. Project Type には、デフォルト値の Empty project を許可します。Next をクリックします。
  4. Add Files で Next をクリックします。
  5. Family, Device & Board Settings には、Intel Stratix 10 (GX/SX/MX/TX/DX)、または Intel Agilex® 7 F-Series もしくは Intel Agilex® 7 I-Series とデザインの Target Device を選択します。
    注: 選択するデバイスは、ステップ10cでNoneを選択する場合にのみ使用されます。
  6. Finish をクリックします。
  7. IP Catalog で、H-Tile Multichannel DMA Intel FPGA IP ( インテル® Stratix® 10 GX/MXデバイス)、P-Tile Multichannel DMA Intel FPGA IP ( インテル® Stratix® 10 DXおよび Intel Agilex® 7デバイス)、F-Tile Multichannel DMA Intel FPGA IP または R-Tile Multichannel DMA Intel FPGA IP ( Intel Agilex® 7デバイス) を検索して追加します。これにより、IPのパラメーター・エディターが開きます。
  8. New IP Variant ダイアログボックスで、IPの名前を指定します。Create をクリックします。
  9. IP Settings タブで、IPバリエーションのパラメーターを指定します。
  10. Example Designs タブで、次の選択を行います。
    1. Example Design Files には、Simulation および Synthesis オプションをオンにします。これらのシミュレーション・ファイルまたは合成ファイルが必要ない場合は、対応するオプションをオフにしておくことで、デザイン例の生成時間が大幅に短縮されます。
    2. Generated HDL Format には、現在のリリースではVerilogのみが使用可能です。
    3. Target Development Kit には、適切なオプションを選択します。
      注: Noneを選択すると、生成されるデザイン例では指定しているデバイスがターゲットになります。それ以外の場合、デザイン例では、選択している開発ボードのデバイスを使用します。ハードウェアでデザインをテストする場合は、.qsfファイルで適切なピン割り当てを行います。
      注: Enable CVP (Intel VSEC) オプションをチェックしており、Target Development Kit に None を選択している場合は、.qsf ファイルに適切なピン割り当てを追加してからP/F/Rタイルでコンパイルを行う必要があります。これに従わない場合は、 インテル® Quartus® Primeでのデザイン例のコンパイル時にFitterステージでエラーが発生します。
    4. Currently Selected Example Design には、プルダウンメニューからデザイン例を選択します。利用可能なデザイン例は、IP SettingsタブのMCDMA Settingsにある User Mode および Interface type の設定によって異なります。
    MCDMA、BAM+MCDMA、またはBAM+BAS+MCDMAモードとAvalon-STインターフェイス・タイプで利用可能なデザイン例
    • PIO using MQDMA Bypass Mode
    • Packet Generate/Check
    • Device-side Packet Loopback
    MCDMA、BAM+MCDMA、またはBAM+BAS+MCDMAモードとAvalon-MMインターフェイス・タイプで利用可能なデザイン例
    • PIO using MQDMA Bypass Mode
    • AVMM DMA
    BAMユーザーモードでのみ利用可能なデザイン例
    • PIO using MQDMA Bypass Mode
    BAM+BASユーザーモードで利用可能なデザイン例
    • PIO using MQDMA Bypass Mode
    • Traffic Generator / Checker
    Data Mover Onlyユーザーモードで利用可能なデザイン例
    • PIO using MQDMA Bypass Mode
    • External descriptor controller
  11. Generate Example Design を選択し、デザイン例を作成します。これは、シミュレーションを行いハードウェアにダウンロードすることができます。インテルFPGA開発キットの1つをターゲットにしている場合、そのボード上のデバイスは、 インテル® Quartus® Primeプロ・エディション・プロジェクトで選択しているデバイスよりも優先されます (デバイスが異なる場合)。デザイン例のディレクトリーを指定するプロンプトが表示されたら、デフォルトのディレクトリー (./intel_pcie_mcdma_0_example_design) を許可する、もしくは別のディレクトリーを選択することができます。
  12. Generate Example Design Completedメッセージの Close をクリックします。
  13. IP Parameter Editor を閉じるには、File → Exit をクリックします。Save changes? のプロンプトが表示されたら、Don’t Save をクリックします。.ip を保存する必要はありません。
レベル 2 の表題