Multi Channel DMA Intel® FPGA IP for PCI Express* デザイン例のユーザーガイド

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ID 683517
日付 10/06/2023
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ドキュメント目次
ドキュメント目次 x
1. はじめに 2. デザイン例に関する詳細 3. デザイン例のクイック・スタート・ガイド 4. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド・アーカイブ 5. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド改訂履歴
1. はじめに x
1.1. 用語と頭字語 1.2. MCDMA IPのモード
2. デザイン例に関する詳細 x
2.1. デザイン例の概要 2.2. ハードウェアおよびソフトウェアの要件 2.3. PIO using MCDMA Bypass Mode 2.4. Avalon-ST Packet Generate/Check 2.5. Avalon-ST Device-side Packet Loopback 2.6. Avalon-MM DMA 2.7. BAM_BAS Traffic Generator and Checker 2.8. External Descriptor Controller
2.1. デザイン例の概要 x
2.1.1. H-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.2. P-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.3. F-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.4. R-Tile MCDMA IP - エンドポイントに向けたデザイン例
2.3. PIO using MCDMA Bypass Mode x
2.3.1. Avalon-ST、PIO using MCDMA Bypass Mode 2.3.2. Avalon-MM、PIO using MCDMA Bypass Mode
2.3.1. Avalon-ST、PIO using MCDMA Bypass Mode x
2.3.1.1. シングルポートAvalon-ST、PIO Using MCDMA Bypass Mode
2.3.2. Avalon-MM、PIO using MCDMA Bypass Mode x
2.3.2.1. シミュレーション結果 2.3.2.2. ハードウェア・テスト結果
2.4. Avalon-ST Packet Generate/Check x
2.4.1. シングルポートAvalon-ST、Packet Generate/Check
2.4.1. シングルポートAvalon-ST、Packet Generate/Check x
2.4.1.1. シミュレーションの波形 2.4.1.2. シミュレーションのログ 2.4.1.3. ハードウェア・テスト結果
2.5. Avalon-ST Device-side Packet Loopback x
2.5.1. シミュレーション結果 2.5.2. ハードウェア・テスト結果
2.6. Avalon-MM DMA x
2.6.1. シミュレーション結果 2.6.2. ハードウェア・テスト結果
2.7. BAM_BAS Traffic Generator and Checker x
2.7.1. BAM_BASトラフィック・ジェネレーター/チェッカー・デザイン例のレジスターマップ
2.8. External Descriptor Controller x
2.8.1. レジスター 2.8.2. ハードウェア・テスト結果
2.8.1. レジスター x
2.8.1.1. GCSRレジスター (ベースアドレス64’h00000) 2.8.1.2. QCSRレジスター (ベースアドレス64’h10000)
3. デザイン例のクイック・スタート・ガイド x
3.1. デザイン例のディレクトリー構造 3.2. インテル® Quartus® Primeを使用してのデザイン例の生成 3.3. デザイン例のシミュレーション 3.4. インテル® Quartus® Primeでのデザイン例のコンパイル 3.5. ハードウェア・セットアップでのデザイン例のアプリケーションの実行
3.2. インテル® Quartus® Primeを使用してのデザイン例の生成 x
3.2.1. 手順
3.3. デザイン例のシミュレーション x
3.3.1. テストベンチの概要 3.3.2. サポートされるシミュレーター 3.3.3. Avalon-ST Packet Generate/Checkデザイン例でのDMAテストのテストベンチ・フロー例 3.3.4. シミュレーション・スクリプトの実行 3.3.5. シミュレーションの実行手順 3.3.6. 結果の表示
3.3.5. シミュレーションの実行手順 x
3.3.5.1. シミュレーションの実行手順: QuestaSim* / Questa* Intel® FPGA Edition 3.3.5.2. シミュレーションの実行手順: VCS* / VCS* MX 3.3.5.3. シミュレーションの実行手順: Xcelium*
3.5. ハードウェア・セットアップでのデザイン例のアプリケーションの実行 x
3.5.1. FPGAのプログラミング 3.5.2. クイック・スタート・ガイド
3.5.2. クイック・スタート・ガイド x
3.5.2.1. ソフトウェア・テストのセットアップ 3.5.2.2. ドライバーのサポート 3.5.2.3. MCDMAカスタムドライバー 3.5.2.4. MCDMA DPDKポーリングモード・ドライバー 3.5.2.5. MCDMAカーネルモード・ネットワーク・デバイス・ドライバー
3.5.2.3. MCDMAカスタムドライバー x
3.5.2.3.1. 前提条件 3.5.2.3.2. ソフトウェアのセットアップ 3.5.2.3.3. リファレンス・アプリケーション例の実行 3.5.2.3.4. 256チャネルを超えるビットストリーム・コンフィグレーションのテスト (MCDMAカスタムドライバーの場合) 3.5.2.3.5. 外部記述子モードの検証
3.5.2.3.1. 前提条件 x
3.5.2.3.1.1. BIOSからのコンフィグレーション変更 3.5.2.3.1.2. 外部パッケージ 3.5.2.3.1.3. ブート・パラメーターの設定
3.5.2.3.2. ソフトウェアのセットアップ x
3.5.2.3.2.1. Linuxカーネルドライバーのインストール 3.5.2.3.2.2. ユーザースペース・ライブラリーの構築とインストール 3.5.2.3.2.3. VFの有効化とQEMUを使用してのゲストVMの作成 3.5.2.3.2.4. ホストとQEMU間の通信の確立
3.5.2.3.3. リファレンス・アプリケーション例の実行 x
3.5.2.3.3.1. メタデータのテスト 3.5.2.3.3.2. カスタムPIOの読み出し/書き込みテスト 3.5.2.3.3.3. BAMのテスト 3.5.2.3.3.4. BASのテスト 3.5.2.3.3.5. パケット生成のテスト
3.5.2.4. MCDMA DPDKポーリングモード・ドライバー x
3.5.2.4.1. 前提条件 3.5.2.4.2. PMDのインストールとテスト・アプリケーション (CentOS) 3.5.2.4.3. PMDのインストールとテスト・アプリケーション (Ubuntu) 3.5.2.4.4. VM環境の作成 3.5.2.4.5. リファレンス・アプリケーション例の実行
3.5.2.4.1. 前提条件 x
3.5.2.4.1.1. ブート・パラメーターの設定 3.5.2.4.1.2. BIOSからのコンフィグレーション変更 3.5.2.4.1.3. Testpmdのインストールと構築
3.5.2.4.4. VM環境の作成 x
3.5.2.4.4.1. VFの有効化 3.5.2.4.4.2. QEMUを使用してのゲストVMの作成 3.5.2.4.4.3. ホストとVM間の通信の確立
3.5.2.4.5. リファレンス・アプリケーション例の実行 x
3.5.2.4.5.1. チャネルID VF PF検証 3.5.2.4.5.2. AVMMデザインでの検証例 3.5.2.4.5.3. 256チャネルを超えるビットストリーム・コンフィグレーションのテスト (DPDKポーリングモード・ドライバーの場合) 3.5.2.4.5.4. BAMのテスト 3.5.2.4.5.5. BASのテスト
3.5.2.5. MCDMAカーネルモード・ネットワーク・デバイス・ドライバー x
3.5.2.5.1. Netdevドライバーの構築とインストール 3.5.2.5.2. SRIOVがサポートされている場合のVFの有効化 3.5.2.5.3. デバイスでサポートされるチャネル数のコンフィグレーション 3.5.2.5.4. MTU値のコンフィグレーション 3.5.2.5.5. デバイス通信のコンフィグレーション 3.5.2.5.6. 送信キュー選択メカニズムのコンフィグレーション 3.5.2.5.7. 名前空間環境を使用してのテスト手順 3.5.2.5.8. PIOのテスト
3.5.2.5.6. 送信キュー選択メカニズムのコンフィグレーション x
3.5.2.5.6.1. MCDMAキューの選択 3.5.2.5.6.2. 送信パケット・ステアリング (XPS) 3.5.2.5.6.3. デフォルト
1. はじめに
2. デザイン例に関する詳細
3. デザイン例のクイック・スタート・ガイド
4. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド・アーカイブ
5. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド改訂履歴

3.3.3. Avalon-ST Packet Generate/Checkデザイン例でのDMAテストのテストベンチ・フロー例

Avalon-ST Packet Generate/Checkデザイン例のDMAテストベンチでは、次の2つの主要なタスクを示します。
  • ホストからデバイス: ホストメモリーに格納されているパケットをデザイン例のユーザーロジックのパケットチェッカーに転送します。チェッカーモジュールはパケットの整合性を検証します。
  • デバイスからホスト: ジェネレーター・モジュールから生成されたパケットをホストメモリーに転送します。ホストはパケットの整合性をチェックします。
注: このテストベンチは、1パケット (4096バイト長) の転送を実装します。
デザイン例のDMAテストベンチは次のタスクを実行します。
  1. 4096バイトのインクリメントするデータパターンを設定し、ホストからデバイス、そしてホストに戻るデータの移動をテストします。
  2. 想定されているパケット長の値 (4096バイト) をPIOを介してデザイン例のユーザーロジックのパケット生成およびチェッカーに書き込みます。この値をパケット・チェッカー・モジュールで使用し、パケットの整合性をテストします。
  3. MSI-Xを有効にしてコンフィグレーションすることで、メモリー書き込みを開始し、各記述子のDMAトランザクションの終わりを通知します。ライトバック機能はシミュレーションでは無効の状態で保たれます。
  4. マルチチャネルDMAのH2D (ホストからデバイス) キューをセットアップします。
  5. ホストメモリーで3つのH2D記述子を設定します。ソースアドレスは、ホストメモリーのインクリメントするデータパターンの位置を指します。パケットの開始 (SOF) およびパケットの終了 (EOF) マーカーは、パケット長とともに記述子で示されます。
  6. キューのプログラミングの最後のステップでマルチチャネルDMA Tail pointerレジスターが書き込まれると、マルチチャネルDMAがトリガーされてH2D DMAトランザクションが開始します。
  7. 前のステップでは、H2Dデータムーバーにホストメモリーから記述子をフェッチするように指示しています。
  8. マルチチャネルDMA H2Dデータムーバーは、ホストメモリーからデータを読み出し、AVSTストリーミング・インターフェイスを介してパケット・ジェネレーターおよびチェッカーにパケットを転送します。
  9. チェッカーモジュールはパケットを受信し、整合性をチェックします。これには、データパターン、想定されている長さ、および「EOP」マーカーを適切に受信しているかをテストします。パケットが適切であると判断された場合は、合格パケットの数が1増加し、そうでない場合は不良パケットの数が増加します。
  10. テストベンチでは、Good Packet CountレジスターとBad Packet CountレジスターのPIO読み出しアクセスを実行し、テストの成功ステータスまたは失敗ステータスを表示します。
  11. MSI-X書き込みコマンドは、すべての記述または完了に対してトリガーされます。テストベンチではこれらを適切に受信しているかをチェックします。
  12. 次に、D2H (デバイスからホスト) キューを設定します。
  13. ホストメモリーで3つのD2H記述子を設定します。宛先アドレスは、ホストメモリーの新しいアドレス空間を指します。この空間は、すべて0で事前に満たされています。
  14. キューのプログラミングの最後のステップでマルチチャネルDMA Tail pointerレジスターが書き込まれると、マルチチャネルDMAがトリガーされてD2H DMAトランザクションが開始します。
  15. 前のステップでは、H2Dデータムーバーにホストメモリーから記述子をフェッチしてD2H DMAトランザクションを開始するように指示しています。
  16. マルチチャネルDMA D2Hデータムーバーは、パケット・ジェネレーターからの受信パケットを読み取り、前のステップでフェッチされた記述子に従いホストメモリーにデータを書き込みます。
  17. MSI-X書き込みコマンドは、記述が完了するたびにトリガーされます。テストベンチではこれらを適切に受信しているかをチェックします。
  18. D2Hタスクでシステムメモリーに書き戻されたデータを標準のインクリメント・パターンと比較し、テストの成功/失敗を宣言します。

エラーの発生がなければ、シミュレーションでは Simulation stopped due to successful completion (シミュレーションは正常に終了して停止しました) が報告されます。

レベル 2 の表題