Multi Channel DMA Intel® FPGA IP for PCI Express* デザイン例のユーザーガイド

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ID 683517
日付 10/06/2023
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ドキュメント目次
ドキュメント目次 x
1. はじめに 2. デザイン例に関する詳細 3. デザイン例のクイック・スタート・ガイド 4. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド・アーカイブ 5. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド改訂履歴
1. はじめに x
1.1. 用語と頭字語 1.2. MCDMA IPのモード
2. デザイン例に関する詳細 x
2.1. デザイン例の概要 2.2. ハードウェアおよびソフトウェアの要件 2.3. PIO using MCDMA Bypass Mode 2.4. Avalon-ST Packet Generate/Check 2.5. Avalon-ST Device-side Packet Loopback 2.6. Avalon-MM DMA 2.7. BAM_BAS Traffic Generator and Checker 2.8. External Descriptor Controller
2.1. デザイン例の概要 x
2.1.1. H-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.2. P-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.3. F-Tile MCDMA IP - エンドポイントに向けたデザイン例 2.1.4. R-Tile MCDMA IP - エンドポイントに向けたデザイン例
2.3. PIO using MCDMA Bypass Mode x
2.3.1. Avalon-ST、PIO using MCDMA Bypass Mode 2.3.2. Avalon-MM、PIO using MCDMA Bypass Mode
2.3.1. Avalon-ST、PIO using MCDMA Bypass Mode x
2.3.1.1. シングルポートAvalon-ST、PIO Using MCDMA Bypass Mode
2.3.2. Avalon-MM、PIO using MCDMA Bypass Mode x
2.3.2.1. シミュレーション結果 2.3.2.2. ハードウェア・テスト結果
2.4. Avalon-ST Packet Generate/Check x
2.4.1. シングルポートAvalon-ST、Packet Generate/Check
2.4.1. シングルポートAvalon-ST、Packet Generate/Check x
2.4.1.1. シミュレーションの波形 2.4.1.2. シミュレーションのログ 2.4.1.3. ハードウェア・テスト結果
2.5. Avalon-ST Device-side Packet Loopback x
2.5.1. シミュレーション結果 2.5.2. ハードウェア・テスト結果
2.6. Avalon-MM DMA x
2.6.1. シミュレーション結果 2.6.2. ハードウェア・テスト結果
2.7. BAM_BAS Traffic Generator and Checker x
2.7.1. BAM_BASトラフィック・ジェネレーター/チェッカー・デザイン例のレジスターマップ
2.8. External Descriptor Controller x
2.8.1. レジスター 2.8.2. ハードウェア・テスト結果
2.8.1. レジスター x
2.8.1.1. GCSRレジスター (ベースアドレス64’h00000) 2.8.1.2. QCSRレジスター (ベースアドレス64’h10000)
3. デザイン例のクイック・スタート・ガイド x
3.1. デザイン例のディレクトリー構造 3.2. インテル® Quartus® Primeを使用してのデザイン例の生成 3.3. デザイン例のシミュレーション 3.4. インテル® Quartus® Primeでのデザイン例のコンパイル 3.5. ハードウェア・セットアップでのデザイン例のアプリケーションの実行
3.2. インテル® Quartus® Primeを使用してのデザイン例の生成 x
3.2.1. 手順
3.3. デザイン例のシミュレーション x
3.3.1. テストベンチの概要 3.3.2. サポートされるシミュレーター 3.3.3. Avalon-ST Packet Generate/Checkデザイン例でのDMAテストのテストベンチ・フロー例 3.3.4. シミュレーション・スクリプトの実行 3.3.5. シミュレーションの実行手順 3.3.6. 結果の表示
3.3.5. シミュレーションの実行手順 x
3.3.5.1. シミュレーションの実行手順: QuestaSim* / Questa* Intel® FPGA Edition 3.3.5.2. シミュレーションの実行手順: VCS* / VCS* MX 3.3.5.3. シミュレーションの実行手順: Xcelium*
3.5. ハードウェア・セットアップでのデザイン例のアプリケーションの実行 x
3.5.1. FPGAのプログラミング 3.5.2. クイック・スタート・ガイド
3.5.2. クイック・スタート・ガイド x
3.5.2.1. ソフトウェア・テストのセットアップ 3.5.2.2. ドライバーのサポート 3.5.2.3. MCDMAカスタムドライバー 3.5.2.4. MCDMA DPDKポーリングモード・ドライバー 3.5.2.5. MCDMAカーネルモード・ネットワーク・デバイス・ドライバー
3.5.2.3. MCDMAカスタムドライバー x
3.5.2.3.1. 前提条件 3.5.2.3.2. ソフトウェアのセットアップ 3.5.2.3.3. リファレンス・アプリケーション例の実行 3.5.2.3.4. 256チャネルを超えるビットストリーム・コンフィグレーションのテスト (MCDMAカスタムドライバーの場合) 3.5.2.3.5. 外部記述子モードの検証
3.5.2.3.1. 前提条件 x
3.5.2.3.1.1. BIOSからのコンフィグレーション変更 3.5.2.3.1.2. 外部パッケージ 3.5.2.3.1.3. ブート・パラメーターの設定
3.5.2.3.2. ソフトウェアのセットアップ x
3.5.2.3.2.1. Linuxカーネルドライバーのインストール 3.5.2.3.2.2. ユーザースペース・ライブラリーの構築とインストール 3.5.2.3.2.3. VFの有効化とQEMUを使用してのゲストVMの作成 3.5.2.3.2.4. ホストとQEMU間の通信の確立
3.5.2.3.3. リファレンス・アプリケーション例の実行 x
3.5.2.3.3.1. メタデータのテスト 3.5.2.3.3.2. カスタムPIOの読み出し/書き込みテスト 3.5.2.3.3.3. BAMのテスト 3.5.2.3.3.4. BASのテスト 3.5.2.3.3.5. パケット生成のテスト
3.5.2.4. MCDMA DPDKポーリングモード・ドライバー x
3.5.2.4.1. 前提条件 3.5.2.4.2. PMDのインストールとテスト・アプリケーション (CentOS) 3.5.2.4.3. PMDのインストールとテスト・アプリケーション (Ubuntu) 3.5.2.4.4. VM環境の作成 3.5.2.4.5. リファレンス・アプリケーション例の実行
3.5.2.4.1. 前提条件 x
3.5.2.4.1.1. ブート・パラメーターの設定 3.5.2.4.1.2. BIOSからのコンフィグレーション変更 3.5.2.4.1.3. Testpmdのインストールと構築
3.5.2.4.4. VM環境の作成 x
3.5.2.4.4.1. VFの有効化 3.5.2.4.4.2. QEMUを使用してのゲストVMの作成 3.5.2.4.4.3. ホストとVM間の通信の確立
3.5.2.4.5. リファレンス・アプリケーション例の実行 x
3.5.2.4.5.1. チャネルID VF PF検証 3.5.2.4.5.2. AVMMデザインでの検証例 3.5.2.4.5.3. 256チャネルを超えるビットストリーム・コンフィグレーションのテスト (DPDKポーリングモード・ドライバーの場合) 3.5.2.4.5.4. BAMのテスト 3.5.2.4.5.5. BASのテスト
3.5.2.5. MCDMAカーネルモード・ネットワーク・デバイス・ドライバー x
3.5.2.5.1. Netdevドライバーの構築とインストール 3.5.2.5.2. SRIOVがサポートされている場合のVFの有効化 3.5.2.5.3. デバイスでサポートされるチャネル数のコンフィグレーション 3.5.2.5.4. MTU値のコンフィグレーション 3.5.2.5.5. デバイス通信のコンフィグレーション 3.5.2.5.6. 送信キュー選択メカニズムのコンフィグレーション 3.5.2.5.7. 名前空間環境を使用してのテスト手順 3.5.2.5.8. PIOのテスト
3.5.2.5.6. 送信キュー選択メカニズムのコンフィグレーション x
3.5.2.5.6.1. MCDMAキューの選択 3.5.2.5.6.2. 送信パケット・ステアリング (XPS) 3.5.2.5.6.3. デフォルト
1. はじめに
2. デザイン例に関する詳細
3. デザイン例のクイック・スタート・ガイド
4. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド・アーカイブ
5. Multi Channel DMA Intel FPGA IP for PCI Expressデザイン例のユーザーガイド改訂履歴

2.7.1. BAM_BASトラフィック・ジェネレーター/チェッカー・デザイン例のレジスターマップ

トラフィック・ジェネレーターとチェッカーのコントロールおよびステータスレジスターはバイトアドレスです。トラフィック・ジェネレーターとチェッカーのレジスターマップはデザイン例のBAR0にマッピングされています。
表 7.  Read start address (オフセット16’h0000)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:32] rsvd     予約済み
[31:0] RAdd R/W 0 このレジスターに含まれるベースアドレスからトラフィック・チェッカーは読み出しを行います。
表 8.  Read count (オフセット16’h0008)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:32] rsvd     予約済み
[31] Mode R/W 0

0: 固定転送数

1: ノンストップ転送
[30:12] rsvd     予約済み
[11:0] RCnt R/W 0 RCntレジスターに書き込み、実行する転送数を指定します。このレジスターの1つからの読み出しでは、そのレジスターが最後に読み出されてから発生した転送数が返されます。
表 9.  Read error count (オフセット16’h0010)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:12] rsvd     予約済み
[11:0] RErr ROC 0 RErrレジスターを読み出すと、そのレジスターが最後に読み出されてから検出されたエラーの数が返されます。1クロックサイクルにつき最大1つのエラーがカウントされます。
表 10.  Read control (オフセット16’h0018)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:32] rsvd     予約済み
[31] enable R/W 0 0: 停止、1: 開始
[30:8] rsvd     予約済み
[7:0] transfer_size   0 このレジスターでは、転送ごとのバースト長をコンフィグレーションします (x16の理想値は8、x8は16)。0は有効な値ではありません。
表 11.  Write start address (オフセット16’h0020)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:32] rsvd     予約済み
[31:0] WAdd R/W 0 このレジスターに含まれるベースアドレスにトラフィック・ジェネレーターは書き込みを行います。
表 12.  Write count (オフセット16’h0028)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:32] rsvd     予約済み
[31] Mode R/W 0

0: 固定転送数

1: ノンストップ転送
[30:12] rsvd     予約済み
[11:0] WCnt R/W 0 WCntレジスターに書き込み、実行する転送数を指定します。このレジスターの1つからの読み出しでは、そのレジスターが最後に読み出されてから発生した転送数が返されます。
表 13.  Write error count (オフセット16’h0030)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:12] rsvd     予約済み
[11:0] WErr ROC 0 予約済み (書き込みエラー検出はまだ利用できません)。書き込みエラー検出機能はまだ利用できないため、WErrレジスターの読み出しで有効なエラー数を取得することはできません。
表 14.  Write control (オフセット16’h0038)
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:32] rsvd     予約済み
[31] enable R/W 0 0: 停止、1: 開始
[30:8] rsvd     予約済み
[7:0] transfer_size   0 このレジスターでは、転送ごとのバースト長をコンフィグレーションします (x16の理想値は8、x8は16)。0は有効な値ではありません。
表 15.  Read address mapping table (オフセット16’h0100)読み出しアドレス・マッピング・テーブルは32個の位置で、それぞれ64ビット幅です。
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:0] raDM R/W 0 このレジスターにはトラフィック・チェッカー・アドレス・マッピング・テーブルが含まれており、Avalon-MMメモリー空間の32の1MB領域をPCIeアドレス空間の32の1MB領域にマッピングします。モジュールはAvalon-MMアドレス空間の32MBのみを占有し、25ビット幅のアドレスバスのみを必要とします。よって、他のAvalon-MMスレーブにスペースが残されます。
表 16.  Write address mapping table (オフセット16’h0200)書き込みアドレス・マッピング・テーブルは32個の位置で、それぞれ64ビット幅です。
ビット[63:0] ビット名 R/W デフォルト 詳細
[63:0] WAdm R/W 0 このレジスターにはトラフィック・ジェネレーター・アドレス・マッピング・テーブルが含まれており、Avalon-MMメモリー空間の32の1MB領域をPCIeアドレス空間の32の1MB領域にマッピングします。モジュールはAvalon-MMアドレス空間の32MBのみを占有し、25ビット幅のアドレスバスのみを必要とします。よって、他のAvalon-MMスレーブにスペースが残されます。
レベル 2 の表題