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1.1. チュートリアル用デザインの概要
このチュートリアルには、高速保存の使用方法を示すために準備されたデザイン例が含まれています。インテルQuartus Prime開発ソフトウェア・プロ・エディションのチュートリアル手順で使用するデザイン例は、チュートリアル向けデザインファイルのダウンロード で説明されているようにダウンロードすることができます。
デザイン例の最上位では、550 MHzの高速クロック (CLK1) および100 MHzの低速クロック (CLK2) を生成するPLLをインスタンス化します。最上位デザインではまた、LED[3:0] をそれぞれ2、4、8、16秒ごとに駆動する点滅LEDモジュールを4つインスタンス化します。
図 1. インクリメンタルなブロックベースのコンパイルに向けたチュートリアルのデザイン例
また、 インテル® FPGAのデザインサイズを大きくするため、デザイン例では、OpenCores*デザインの重複する20のインスタンスをインスタンス化します。1
重複するOpenCores* デザイン・インスタンスには次の特性があります。
- デザインは各インスタンスを並列に実装します。
- I/Oラッパーロジックを備え、より大きなデザインに必要なI/Oピンの数を低減します。
- インスタンスとラッパーロジック間にタイミングがクリティカルなパスは存在しません。