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1.3.3. ステップ3: デザイン・アシスタントの結果の確認
インテル® Quartus® Primeデザイン・アシスタントをコンパイルのさまざまな段階で自動的に実行し、インテルFPGAで推奨される一連のデザイン標準規則に関する違反についての報告を得ることができます。デザイン・アシスタントの結果を解析し、さらに最適化を行うことが可能なデザインの位置を特定することができます。 このチュートリアル・モジュールでは、Hyper-Retimingデザイン・アシスタントの特定の規則がコンパイラー設定で有効にされています。
デザイン・アシスタントを実行するには、次の手順に従います。
- デザイン・アシスタントの設定を表示するには、Assignments > Settings > Design Assistant Rule Settingsの順にクリックします。次のデザイン・アシスタントの設定は、コンパイル時にデザイン・アシスタントを自動的に有効にすること、およびHRR-10101 Asynchronous Clearsの規則が有効になっていることを示しています。HRR-10101は、デザインのパフォーマンスを向上させる可能性のあるパスのリタイミングを妨げる非同期のクリア信号を特定します。
図 9. デザイン・アシスタントの設定
- Compilation ReportのSynthesisフォルダーで、Design Assistant (Elaborated) フォルダーを展開します。デザイン・アシスタントは、リタイミングを制限する非同期のクリアがデザインに含まれていることを報告します。
図 10. デザイン・アシスタント・レポート
モジュール2: タイミングが収束しているデザイン・パーティションの保存 では、これ以上の最適化を必要としないデザイン・パーティションを保存する方法を説明しています。これにより、最適化がさらに必要な領域にコンパイラー努力を集中させることができます。