インテルのみ表示可能 — GUID: ckd1526496827244
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1.2. チュートリアル向けデザインファイルのダウンロード
- チュートリアル・デザイン・ファイルを次のリンクよりダウンロードし、展開します。
- 展開したチュートリアル・デザイン・ファイルのディレクトリー構造を表示します。
図 2. チュートリアル・ディレクトリーの構造
| ファイル名 | 説明 |
|---|---|
| top.sv | iopll、big_partition1_top、blinking_led_2s、blinking_led_4s、blinking_led_8s、およびblinking_led_16sをインスタンス化する最上位ファイルです。LED[4:7]を単一のシフトビットとして駆動するロジックも含まれています。 |
| top.qpf | インテル® Quartus® Primeのプロジェクト・ファイルであり、プロジェクト名とリビジョンを格納します。 |
| top.qsf | インテル® Quartus® Primeの設定ファイルであり、プロジェクトの割り当てと設定を含みます。 |
| big_partition1_top.v | OpenCores*デザインの20のインスタンスをインスタンス化するデザインファイルです。 |
| blinking_led_2s.sv | LED[0] を2秒ごとに駆動するロジックです。 |
| blinking_led_4s.sv | LED[1] を4秒ごとに駆動するロジックです。 |
| blinking_led_8s.sv | LED[2] を8秒ごとに駆動するロジックです。 |
| blinking_led_16s.sv | LED[3] を16秒ごとに駆動するロジックです。 |
| blinking_led.sdc | Synopsysデザインの制約ファイルであり、50 MHzの入力リファレンスclockを定義します。 |
| iopll.ip | topでインスタンス化されるIOPLLインテル® FPGA IPです。IPは50 MHzのリファレンス・クロック周波数を使用し、100 MHzおよび550 MHzのクロックを生成します。 |
| tx_dcfifo.ip | blinking_led_2s、blinking_led_4s、blinking_led_8s、およびblinking_led_16sのインスタンスでインスタンス化されるデュアルクロックFIFOインテルFPGA IPです。550 MHzの書き込みクロックと100 MHzの読み出しクロックを備えます。 |
| report_timing.tcl | タイミング・アナライザーのコマンドを備えるtclスクリプトで、各パーティションの最小の正のスラックまたは最低スラックでのパスレポートの概要を生成します。また、タイミングを満たすパーティション内の2つのノードのタイミングを報告します。 |