インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

3.5.1.5. シストリック FIR モード

FIR フィルターの基本構造は、加算による一連の乗算で構成されています。

図 36. 基本的な FIR フィルターの式


タップの数や入力の容量により、多数の加算器のチェーンを介する遅延が非常に大きくなる場合があります。遅延性能の問題を解決するには、遅延は増加しますが、タップごとに配置される追加の遅延要素でシストリック形式を使用して、増加するレイテンシーを代償に性能を向上させます。

図 37. シストリック FIR フィルターの等価回路


Arria 10の可変精度 DSP ブロックは、次のシストリック FIR 構造をサポートします。

  • 18 ビット
  • 27 ビット

シストリック FIR モードでは、乗算器の入力はソースの 4 つの異なるセットから供給できます。

  • 2 つのダイナミック入力
  • 1 つのダイナミック入力と 1 つの係数入力
  • 1 つの係数入力と 1 つのプリアダー出力
  • 1 つのダイナミック入力と 1 つのプリアダー出力