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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5.5.4.3. Arria® 10 デバイスにおけるキャリブレーションありの RT OCT
Arria® 10 デバイスは、3 V I/O バンクを除くすべての LVDS I/O バンクでキャリブレーションありの RT OCT をサポートします。キャリブレーションありの RT OCT は入力ピンと双方向ピンのコンフィグレーションにのみ使用可能です。出力ピンのコンフィグレーションはキャリブレーションありの RT OCT をサポートしません。RT OCT を使用する場合、バンクの VCCIOは RT OCT をイネーブルするピンの I/O 基準に一致している必要があります。
I/O 規格 | サポートするデバイスのバリアント | キャリブレーションされた OCT ( 入力 ) | |
---|---|---|---|
RT (Ω) | RZQ (Ω) | ||
SSTL-18 Class I | すべて | 50 | 100 |
SSTL-18 Class II | すべて | 50 | 100 |
SSTL-15 Class I | すべて | 50 | 100 |
SSTL-15 Class II | すべて | 50 | 100 |
SSTL-15 | すべて | 30、40、60、120 | 240 |
SSTL-135 | すべて | 30、40、60、120 | 240 |
SSTL-125 | すべて | 30、40、60、120 | 240 |
SSTL-12 | すべて | 60、120 | 240 |
POD12 | すべて | 34、40、48、60、80、120、240 | 240 |
1.8 V HSTL Class I | すべて | 50 | 100 |
1.8 V HSTL Class II | すべて | 50 | 100 |
1.5 V HSTL Class I | すべて | 50 | 100 |
1.5 V HSTL Class II | すべて | 50 | 100 |
1.2 V HSTL Class I | すべて | 50 | 100 |
1.2 V HSTL Class II | すべて | 50 | 100 |
差動 SSTL-18 class I | すべて | 50 | 100 |
差動 SSTL-18 Class II | すべて | 50 | 100 |
差動 SSTL-15 Class I | すべて | 50 | 100 |
差動 SSTL-15 Class II | すべて | 50 | 100 |
差動 SSTL-15 | すべて | 30、40、60、120 | 240 |
差動 SSTL-135 | すべて | 30、40、60、120 | 240 |
差動 SSTL-125 | すべて | 30、40、60、120 | 240 |
差動 SSTL-12 | すべて | 60、120 | 240 |
差動 POD12 | すべて | 34、40、48、60、80、120、240 | 240 |
差動 1.8 V HSTL Class I | すべて | 50 | 100 |
差動 1.8 V HSTL Class II | すべて | 50 | 100 |
差動 1.5 V HSTL Class I | すべて | 50 | 100 |
差動 1.5 V HSTL Class II | すべて | 50 | 100 |
差動 1.2 V HSTL Class I | すべて | 50 | 100 |
差動 1.2 V HSTL Class II | すべて | 50 | 100 |
RT OCT キャリブレーション回路は、I/O バッファーのインピーダンスの合計とRZQピンに接続される外部抵抗を比較します。また、回路は I/O バッファーのインピーダンスの合計が外部抵抗に一致するまでトランジスターをダイナミックにイネーブルまたはディスエーブルします。
キャリブレーションは、デバイス・コンフィグレーションの最後に実行されます。キャリブレーション回路が正しいインピーダンスを見つけると、回路はパワーダウンし、ドライバーの特性の変更を停止します。
図 87. キャリブレーションありの RT OCT