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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5.6.6.1.4.1. RSKM の式
次の RSKM 式は、RSKM、TCCS、および SW 間の関係を示します。
図 122. RSKM の式
式に使用される規則は次の通りです。
- RSKM — レシーバーのクロック入力およびデータ入力サンプリング・ウィンドウ間のタイミングマージン、ならびにコアノイズと I/O スイッチング・ノイズが引き起こすジッター
- TUI (Time Unit Interval) — シリアルデータの時間周期
- SW — LVDS レシーバーがデータを正しくサンプリングするために、入力データが安定していることが必要な期間。SW はデバイス特性であり、デバイスのスピードグレードに応じて異なる。
- TCCS — 同じ PLL によって駆動されるチャネル間の最高速出力エッジと最低速出力エッジ間のタイミングの差。TCCS 値には tCOのばらつき、クロック、およびクロックスキューが含まれる。
注: チャネル間スキューを追加する場合は、TCCS ではなくレシーバーのチャネル間スキューの合計 (RCCS) を考慮してください。「合計 RCCS = TCCS + ボードのチャネル間スキュー」です。
データレートとデバイスに基づいて RSKM 値を計算し、LVDS レシーバーがデータをサンプリングできるかどうかを判断する必要があります。
- トランスミッター・ジッターを差し引いた後の正の RSKM 値は、LVDS レシーバーがデータを正しくサンプリングできることを示します。
- トランスミッター・ジッターを差し引いた後の負の RSKM 値は、LVDS レシーバーがデータを正しくサンプリングできないことを示します。
図 123. 非 DPA モードの差動高速タイミング図およびタイミングバジェット次の図は、レシーバーの RSKM、TCCS、および SW の関係を表しています。