インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

10.2.2. プログラマブル・パワー・テクノロジー

Arria 10 デバイスでは、高速または低電力モードでの動作のために、コアの一部分であるタイルをコンフィグレーションすることができます。このコンフィグレーションは、ユーザーによる操作を必要とせず、 Quartus® Primeソフトウェアで自動的に実行されます。タイルはオンチップ回路で高速または低電力モードに設定でき、余分な電源を必要としません。デザインのコンパイル時に、 Quartus® Primeソフトウェアはデザインのタイミング制約に基づいて、タイルを高速モードまたは低電力モードのどちらにすべきかを判断します。

Arria 10のタイルは次のコンポーネントから構成されています。

  • メモリ・ロジック・アレイ・ブロック(MLAB)/ロジック・アレイ・ブロック(LAB)のペアと、ペアまでの配線
  • ペアおよび隣接する DSP ( デジタル信号処理 ) ブロック / メモリーブロック配線への配線を有する MLAB/LAB ペア
  • TriMatrix メモリーブロック
  • DSP ブロック

すべてのブロックと配線がタイルと関連付けられており、高速モードまたは低電力モードの一方と同じ設定を共有します。デフォルトでは、DSP ブロックまたはメモリーブロックを含むタイルは、性能を十分に発揮するために高速モードに設定されます。使用されない DSP ブロックとメモリーブロックは、スタティック電力を最小限に抑えるために低電力モードに設定されます。使用されない M20K ブロックは、スタティック電力を削減するためにVCCERAM をディスエーブルすることでスリープモードに設定されます。クロック・ネットワークは、プログラマブル・パワー・テクノロジーをサポートしていません。

プログラマブル・パワー・テクノロジーを備えた高速スピードグレードの FPGA は、プログラマブル・パワー・テクノロジーのない FPGA デバイスと比較して、必要なスタティック電力がわずかです。プログラマブル・パワー・テクノロジーを備えたデバイスでは、クリティカル・パスはデザインのごく一部分です。このため、高速モードにおける高速 MLAB および LAB ペアはわずかです。プログラマブル・パワー・テクノロジーのないデバイスでは、クリティカル・パスのタイミングを満たすために FPGA 全体をデザインする必要があります。

Quartus® Primeソフトウェアは、デザインの未使用デバイスリソースを低電力モードにセットしてスタティック電力を削減します。次のリソースもデザインで使用されていない場合には低電力モードにセットされます。

  • LAB および MLAB
  • TriMatrix メモリーブロック
  • DSP ブロック

デザインでフェーズ・ロック・ループ(PLL) がインスタンス化されている場合は、aresetピンを High にアサートすることで PLL を低電力モードに保つことができます。

表 119.   Arria 10 デバイスで可能な電力プログラミング下の表は、使用可能な Arria 10 での電力プログラミングの一覧です。スピードグレードの考慮によって、システムを柔軟にデザインすることができます。
内容 プログラマブル・パワー・テクノロジー
LAB 可能
配線 可脳
メモリーブロック 固定設定 47
DSPブロック 固定設定47
クロック・ネットワーク 不可能
47 デザインで使用される DSP ブロックとメモリーブロックを有するタイルは、常に高速モードに設定されています。使用されない DSP ブロックとメモリーブロックはデフォルトで低電力モードに設定されています。