インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

5.5.3. Arria® 10 デバイスのプログラマブル IOE 機能

表 48.   Arria® 10プログラマブル IOE の特長の設定およびアサインメント名
特長

設定

条件

Quartus® Prime

アサインメント名

スルー・レート・コントロール 0 ( 低速 )1 ( 高速 )。デフォルトは 1 です。 RS OCT 機能を使用する場合はディスエーブルされます。 SLEW_RATE
I/O 遅延 デバイス・データシートを参照してください。

INPUT_DELAY_CHAIN

OUTPUT_DELAY_CHAIN

オープンドレイン出力オプション オンとオフ。デフォルトはオフです。 AUTO_OPEN_DRAIN_PINS
Bus-Hold オンとオフ。デフォルトはオフです。 ウィーク・プルアップ抵抗機能を使用する場合はディスエーブルされます。 ENABLE_BUS_HOLD_CIRCUITRY
ウィーク・プルアップ抵抗 オンとオフ。デフォルトはオフです。 バスホールド機能を使用する場合はディスエーブルされます。 WEAK_PULL_UP_RESISTOR
プリエンファシス 0(ディセーブル)、1(イネーブル)。デフォルトは1 PROGRAMMABLE_PREEMPHASIS
差動出力電圧 0 (low), 1 (medium low), 2 (medium high), 3 (high). Default is 2. PROGRAMMABLE_VOD
表 49.   Arria® 10プログラマブル IOE の特徴、I/O 規格およびバッファータイプのサポートこの表は、プログラマブル IOE の特徴をサポートする I/O バッファータイプと I/O 規格のリストです。各 I/O バッファータイプで使用できる I/O 規格については、関連情報を参照してください。
特徴 サポートする I/O バッファータイプ

I/O 規格サポート

LVDS I/O 3 V I/O

HPS I/O

( SoC デバイスのみ )

スルーレート・コントロール 可能 可能 可能
  • 3.0 V LVTTL
  • 1.2 V1.5 V1.8 V、、および3.0 V LVCMOS
  • SSTL-18SSTL-15SSTL-135SSTL-125、およびSSTL-12
  • 1.2 V1.5 V、および1.8 V HSTL
  • HSUL-12
  • POD12
  • 差動SSTL-18、差動SSTL-15、差動SSTL-135、差動SSTL-125、および差動SSTL-12
  • 差動1.2 V1.5 V、および1.8 V HSTL
  • 差動HSUL-12
I/O 遅延 可能 可能
オープンドレイン出力オプション 可能 可能 可能
  • 3.0 V LVTTL
  • 1.2 V1.5 V1.8 V、および3.0 V LVCMOS
バスホールド 可能 可能 可能
ウィークプルアップ抵抗 可能 可能 可能
プリエンファシス 可能
  • LVDS
  • RSDS
  • Mini-LVDS
  • LVPECL
  • 差動 POD12
差動出力電圧 可能
  • LVDS
  • RSDS
  • Mini-LVDS
  • LVPECL