インテルのみ表示可能 — GUID: sam1403482130941
Ixiasoft
1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
インテルのみ表示可能 — GUID: sam1403482130941
Ixiasoft
5.5.4. Arria® 10 デバイスにおけるオンチップ I/O 終端
シリアル (RS) 及びパラレル (RT) OCTは、I/O インピーダンス・マッチングと終端機能を提供します。OCT は、信号品質の維持、ボードスペースの節約、外部コンポーネント・コストの削減を実現します。
Arria® 10 デバイスは、すべての FPGA および HPS の I/O バンクで OCT をサポートします。3 Vおよび HPS I/O では、I/O はキャリブレーションなしの OCT のみをサポートします。
図 84. シングルエンド終端 (RSとRT)次の図は、 Arria® 10 デバイスでサポートされるシングルエンド終端方法を表しています。RT1と RT2はダイナミック・パラレル終端であり、デバイスが受信中の場合にのみイネーブルされます。双方向アプリケーションでは、RT1と RT2は、デバイスが受信中のときに自動的にオンになり、デバイスがドライブ中のときはオフになります。
入力 / 出力 | OCT 手法 | サポートする I/O タイプ | ||
---|---|---|---|---|
LVDS I/O | 3 V I/O | HPS I/O | ||
出力 | キャリブレーションありの RS OCT | 可能 | — | — |
キャリブレーションなしの RS OCT | 可能 | 可能 | 可能 | |
入力 | キャリブレーションありの RT OCT | 可能 | — | — |
RD OCT (LVDS I/O 規格のみ ) | 可能 | — | — | |
双方向 | ダイナミック RSおよび RT OCT | 可能 | 可能 | 可能 |