インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

3.5.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング

次の図は、レジスターをリタイミングし、加算器を再構築することで、Arria 10の可変精度 DSP ブロック (d) を使用して、シストリック FIR フィルター (a) のユーザービューを実装できることを図示したものです。レジスター B は、(b) に示すようにチェーンイン、ataa_y0 および dataa_x0 入力パスでシストリック・レジスターにリタイミングができます。レジスターのリタイミングの最終結果は (c) に示されています。加算器の入力と位置の再構築による 2 つの乗算器の加算結果は、(d) に示すようにチェーンアウト加算器によってチェーンイン入力に加算されます。

図 38. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング