インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

5.6.5.6. 外部 PLL モードの LVDS インターフェイス

アルテラ LVDS SERDES IP コア Parameter Editor は、Use External PLL オプションで LVDS インターフェイスを実装するためのオプションを提供します。このオプションをイネーブルすると、異なるデータレート、ダイナミック位相シフト、およびその他の設定をサポートするための PLL のダイナミックなリコンフィグレーションといった PLL 設定を制御することができます。また、さまざまなクロックおよびロードイネーブル信号を生成するために、アルテラ IOPLL IP コアをインスタンス化する必要があります。

アルテラ LVDS SERDES トランスミッターおよびレシーバーでUse External PLLオプションをイネーブルする場合、アルテラ IOPLL IP コアから次の信号が必要になります。

  • アルテラ LVDS SERDESトランスミッターとレシーバーの SERDES へのシリアルクロック入力
  • アルテラ LVDS SERDESトランスミッターとレシーバーの SERDES へのロードイネーブル
  • トランスミッター FPGA ファブリック・ロジックをクロックするために使用されるパラレルクロックとレシーバーに使用されるパラレルクロック
  • アルテラ LVDS SERDES レシーバーの非同期 PLL リセットポート
  • アルテラ LVDS SERDESレシーバーの DPA 及びソフト CDR モードの PLL VCO 信号

IP コア Parameter EditorのClock Resource Summaryタブには、前のリストの信号の詳細が表示されます。