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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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7.3.3.5. 初期化
初期化クロックソースは、内部オシレーター、CLKUSRピンまたはDCLKピンからなります。デフォルトでは、内部オシレーターは初期化用のクロックソースです。内部オシレーターを使用する場合、Arria 10デバイスは適切に初期化するための十分なクロックサイクルを提供します。
注: 初期化クロックソースとしてオプションのCLKUSRピンを使用し、nCONFIGピンを Low にプルダウンしてデバイスの初期化中にコンフィグレーションを再開する場合は、nSTATUSピンが Low になって再び High になるまで、CLKUSRまたはDCLKピンがトグルし続ければなりません。
CLKUSRピンは、複数のデバイスの初期化を同期したり、初期化を遅らせるたりする柔軟性を提供します。初期化中のCLKUSRピンのクロック供給は、コンフィグレーションには影響を与えません。 CONF_DONE ピンが High になると、t CD2CU で指定された時間後にCLKUSRまたはDCLKピンがイネーブルされます。この時間が経過すると、Arria 10デバイスは適切に初期化してtCD2UMC パラメータで指定されたようにユーザーモードに入るために、Tinit で指定された最小クのロックサイクル数を必要とします。
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