インテルのみ表示可能 — GUID: sam1403483344179
Ixiasoft
1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
インテルのみ表示可能 — GUID: sam1403483344179
Ixiasoft
9.2. JTAG 動作での I/O 電圧
IEEE Std. 1149.1モードとIEEE Std. 1149.6モードで動作するArria 10デバイスは、TDI、TDO、TMS、TCKの 4 つの必須の JTAG ピンと、オプショナルのTRSTピンを使用します。
TCKピンは内蔵のウイークプルダウン抵抗を備えており、TDI、TMSとTRSTピンは内蔵のウィークプルアップ抵抗を備えています。1.8V、1.5 V、または1.2 VのVCCPGM 電源で、TDI、TDO、TMS、TCK、ならびにTRSTピンに電力を供給します。すべてのユーザー I/O ピンは JTAG コンフィグレーションの間、トライステートにされています。
JTAG ピンは1.8 V、1.5 Vと1.2 Vの TTL/CMOS I/O 規格をサポートしています。1.8 Vを超えるすべての電圧に対してレベルシフターを使用する必要があります。JTAG ピンに対するレベルシフターの出力電圧はVCCPGM 電源の設定と同じである必要があります。
注: TDI、TMS、TCKとTRSTピンに 1.8V、1.5V、あるいは1.2-VのVCCPGM 電源よりも高い電圧で信号を駆動しないでください。TDI、TMS、TCKとTRST入力ピンへの電圧はVCCPGM 電源と同じである必要があります。
TDO 出力バッファー | 電圧 (V) | ||
---|---|---|---|
VCCPGM | 1.8 | 1.5 | 1.2 |
VOH(MIN) | 1.7 | 1.4 | 1.1 |