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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5. Arria® 10 デバイスにおける I/O と高速 I/O
Arria 10 の I/O は、次の機能をサポートします。
- シングルエンド、非電圧リファレンス形式、および電圧リファレンス形式の I/O 規格
- 低電圧差動シグナリング (LVDS)、RSDS、mini-LVDS、HSTL、HSUL、SSTL、および POD の I/O 規格
- シリアライザー / デシリアライザー (SERDES)
- プログラマブル出力電流強度
- プログラマブル・スルーレート
- プログラマブル・バスホールド
- プログラマブル・ウィーク・プルアップ抵抗
- DDR4 および LVDS 規格向けのプログラマブル・プリエンファシス
- プログラマブル I/O 遅延
- プログラマブル差動出力電圧 (VOD)
- オープンドレイン出力
- キャリブレーション有 / 無のオンチップ直列終端 (RS OCT)
- オンチップパラレル終端 (RT OCT)
- オンチップ差動終端 (RD OCT)
- ダイナミック・パワーダウンを有する HSTL および SSTL 入力バッファー
- すべての I/O バンクでのダイナミック・オンチップ・パラレル終端
- DDR4 キャリブレーションを有する内部生成の VREF
注: 特に注記がない限り、この章で提供される情報はすべての Arria® 10 バリアントに適用可能です。