インテルのみ表示可能 — GUID: kly1459920028076
Ixiasoft
1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
インテルのみ表示可能 — GUID: kly1459920028076
Ixiasoft
6.5.6. Arria® 10における HPS 外部メモリー・インターフェイスの接続
外部 SDRAM を HPS に接続するには、HPS Qsys IP コンポーネントで Arria® 10外部メモリー・インターフェイスを使用する必要があります。HPS Qsys コンポーネントに加え、Qsys サブシステムで HPS コンポーネント用の Arria® 10外部メモリー・インターフェイスをインスタンス化することができます。HPS コンポーネントの EMIF コンジットを、HPS を外部 SDRAM メモリーに接続するために、HPS の EMIF コンジット用 Arria® 10外部メモリー・インターフェイスに接続する必要があります。
HPS メモリー・インターフェイスは、x40 幅では I/O バンク 2K と 2J、また、 x64 / x72 幅では I/O バンク 2K、2J、および 2I に固定されています。外部 SDRAM メモリーが HPS に接続されている場合、 HPS メモリー・インターフェイスに使用する I/O バンク (2K、2J、2I) で FPGA コアへの未使用 I/O の利用が制限されます。
HPS が外部メモリーに接続されている場合、その他の Arria® 10外部メモリー・インターフェイス IP インスタンスは同じ I/O カラムに配置できません。