インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

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ID 683461
日付 6/21/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール 2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック 3. Arria® 10デバイスにおける可変精度 DSP ブロック 4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL 5. Arria® 10 デバイスにおける I/O と高速 I/O 6. Arria® 10 デバイスにおける外部メモリー・インターフェイス 7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード 8. Arria® 10デバイスにおける SEUの緩和 9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト 10. Arria 10デバイスにおけるパワー・マネジメント
1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール x
1.1. LAB 1.2. ALM 動作モード 1.3. LAB 消費電力管理手法 1.4. 改訂履歴
1.1. LAB x
1.1.1. MLAB 1.1.2. ローカル・インターコネクトおよびダイレクト・リンク・インターコネクト 1.1.3. 共有演算チェーン・インターコネクトおよびキャリー・チェーン・インターコネクト 1.1.4. LAB コントロール信号 1.1.5. ALM リソース 1.1.6. ALM 出力
1.2. ALM 動作モード x
1.2.1. ノーマルモード 1.2.2. 拡張 LUT モード 1.2.3. 演算モード 1.2.4. 共有演算モード
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック x
2.1. エンベデッド・メモリーの種類 2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン 2.3. エンベデッド・メモリーの機能 2.4. エンベデッド・メモリー・モード 2.5. エンベデッド・メモリーのクロッキング・モード 2.6. メモリーブロックでのパリティービット 2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル 2.8. メモリーブロックのパックモード・サポート 2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート 2.10. メモリーブロックの非同期クリアー 2.11. メモリーブロック誤り訂正コードのサポート 2.12. 改訂履歴
2.1. エンベデッド・メモリーの種類 x
2.1.1. Arria® 10デバイスのエンベデッド・メモリー容量
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン x
2.2.1. メモリーブロックの選択の検討事項 2.2.2. ガイドライン : 外部の競合解決を実装する 2.2.3. ガイドライン : Read-During-Write 動作をカスタマイズする 2.2.4. ガイドライン : パワーアップ状態およびメモリーの初期化 2.2.5. ガイドライン : クロッキングをコントロールして消費電力を削減する
2.2.3. ガイドライン : Read-During-Write 動作をカスタマイズする x
2.2.3.1. 同一ポートの Read-During-Write モード 2.2.3.2. 混合ポートの Read-During-Write モード
2.4. エンベデッド・メモリー・モード x
2.4.1. シングルポート・モードでのエンベデッド・メモリー・コンフィグレーション 2.4.2. デュアルポート・モードでのエンベデッド・メモリー・コンフィグレーション
2.5. エンベデッド・メモリーのクロッキング・モード x
2.5.1. 各メモリーモードでのクロッキング・モード 2.5.2. クロッキング・モードでの非同期クリアー 2.5.3. 同時の読み取り / 書き込みでの出力読み取りデータ 2.5.4. クロッキング・モードでの独立クロックイネーブル
2.5.1. 各メモリーモードでのクロッキング・モード x
2.5.1.1. シングル・クロック・モード 2.5.1.2. 読み取り / 書き込みクロックモード 2.5.1.3. 入力 / 出力クロックモード 2.5.1.4. 独立クロックモード
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル x
2.7.1. メモリーブロックでのバイト・イネーブル・コントロール 2.7.2. データバイト出力 2.7.3. RAM ブロックの動作
2.11. メモリーブロック誤り訂正コードのサポート x
2.11.1. 誤り訂正コードの真理値表
3. Arria® 10デバイスにおける可変精度 DSP ブロック x
3.1. Arria® 10デバイスでサポートされる動作モード 3.2. リソース 3.3. デザインの検討事項 3.4. ブロック・アーキテクチャー 3.5. 動作モードの説明 3.6. 改訂履歴
3.1. Arria® 10デバイスでサポートされる動作モード x
3.1.1. 特性
3.3. デザインの検討事項 x
3.3.1. 動作モード 3.3.2. 固定小数点演算での内部係数とプリアダー 3.3.3. 固定小数点演算でのアキュムレーター 3.3.4. チェーンアウト加算器
3.4. ブロック・アーキテクチャー x
3.4.1. 入力レジスターバンク 3.4.2. パイプライン・レジスター 3.4.3. 固定小数点演算でのプリアダー 3.4.4. 固定小数点演算での内部係数 3.4.5. マルチプライヤー数 3.4.6. 加算器 3.4.7. 固定小数点演算のアキュムレーターとチェーンアウト加算器 3.4.8. 固定小数点演算のシストリック・レジスター 3.4.9. 固定小数点演算のダブル累算レジスター 3.4.10. 出力レジスターバンク
3.4.1. 入力レジスターバンク x
3.4.1.1. 固定小数点演算の遅延レジスターの 2 セット
3.5. 動作モードの説明 x
3.5.1. 固定小数点演算の動作モード 3.5.2. 浮動小数点演算の動作モード
3.5.1. 固定小数点演算の動作モード x
3.5.1.1. 独立乗算器モード 3.5.1.2. 独立複素数乗算器 3.5.1.3. Multiplier Adder Sum モード 3.5.1.4. 36 ビット入力に加算する18 x 19乗算モード 3.5.1.5. シストリック FIR モード
3.5.1.1. 独立乗算器モード x
3.5.1.1.1. 18 x 18または18 x 19独立乗算器 3.5.1.1.2. 27 x 27独立乗算器
3.5.1.2. 独立複素数乗算器 x
3.5.1.2.1. 18 x 19複素数乗算
3.5.1.5. シストリック FIR モード x
3.5.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング 3.5.1.5.2. 18 ビットのシストリック FIR モード 3.5.1.5.3. 27 ビットのシストリック FIR モード
3.5.2. 浮動小数点演算の動作モード x
3.5.2.1. 単一の浮動小数点演算機能 3.5.2.2. 複数の浮動小数点演算機能
3.5.2.1. 単一の浮動小数点演算機能 x
3.5.2.1.1. 乗算モード 3.5.2.1.2. 加算または減算モード 3.5.2.1.3. 乗算累積モード
3.5.2.2. 複数の浮動小数点演算機能 x
3.5.2.2.1. 積和または積差モード 3.5.2.2.2. ベクター 1 モード 3.5.2.2.3. ベクター 2 モード 3.5.2.2.4. ダイレクト・ベクター・ドット積 3.5.2.2.5. 複素数乗算
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL x
4.1. クロック・ネットワーク 4.2. Arria® 10 の PLL 4.3. 改訂履歴
4.1. クロック・ネットワーク x
4.1.1. Arria 10デバイスのクロックリソース 4.1.2. 階層クロック・ネットワーク 4.1.3. クロック・ネットワークのタイプ 4.1.4. クロック・ネットワーク・ソース 4.1.5. クロック・コントロール・ブロック 4.1.6. クロック・パワーダウン 4.1.7. クロックイネーブル信号
4.1.3. クロック・ネットワークのタイプ x
4.1.3.1. グローバル・クロック・ネットワーク 4.1.3.2. リージョナル・クロック・ネットワーク (RCLK) 4.1.3.3. ペリフェラル・クロック・ネットワーク
4.1.4. クロック・ネットワーク・ソース x
4.1.4.1. 専用クロック入力ピン 4.1.4.2. 内部ロジック 4.1.4.3. DAP 出力 4.1.4.4. HSSI クロック出力 4.1.4.5. PLL クロック出力
4.1.5. クロック・コントロール・ブロック x
4.1.5.1. Arria® 10デバイスにおけるピンマッピング 4.1.5.2. GCLK コントロール・ブロック 4.1.5.3. RCLK コントロール・ブロック 4.1.5.4. PCLK コントロール・ブロック
4.2. Arria® 10 の PLL x
4.2.1. PLL 使用率 4.2.2. PLL のアーキテクチャー 4.2.3. PLL コントロール信号 4.2.4. クロック・フィードバック・モード 4.2.5. クロックの逓倍と分周 4.2.6. プログラマブル位相シフト 4.2.7. プログラマブル・デューティー・サイクル 4.2.8. PLL のカスケード接続 4.2.9. 入力リファレンス・クロックソース 4.2.10. クロック・スイッチオーバー 4.2.11. PLL リコンフィグレーションおよびダイナミック位相シフト
4.2.3. PLL コントロール信号 x
4.2.3.1. リセット 4.2.3.2. ロック
4.2.10. クロック・スイッチオーバー x
4.2.10.1. 自動スイッチオーバー 4.2.10.2. マニュアル・オーバライドの自動スイッチオーバー 4.2.10.3. マニュアル・クロック・スイッチオーバー 4.2.10.4. ガイドライン
5. Arria® 10 デバイスにおける I/O と高速 I/O x
5.1. Arria® 10 デバイスにおける I/O と差動 I/O バッファー 5.2. Arria® 10デバイスにおける I/O 規格と電圧レベル 5.3. Arria® 10 デバイスにおけるインテル FPGA I/O IP コア 5.4. Arria® 10 デバイスにおける I/O リソース 5.5. Arria® 10 デバイスにおける I/O のアーキテクチャーと一般機能 5.6. Arria® 10 デバイスにおける高速ソース・シンクロナス SERDES および DPA 5.7. Arria® 10 デバイスにおける I/O および高速 I/O の使用 5.8. 改訂履歴
5.2. Arria® 10デバイスにおける I/O 規格と電圧レベル x
5.2.1. Arria® 10 デバイスにおける FPGA I/O の I/O 規格のサポート 5.2.2. Arria® 10 デバイスにおける HPS I/O の I/O 規格のサポート 5.2.3. Arria® 10 デバイスにおける I/O 規格の電圧レベル 5.2.4. Arria® 10デバイスにおける MultiVolt I/O インターフェイス
5.4. Arria® 10 デバイスにおける I/O リソース x
5.4.1. Arria® 10 デバイスにおける GPIO バンク、SERDES、および DPA の位置 5.4.2. Arria® 10 デバイスにおける GPIO バッファーと LVDS チャネル 5.4.3. Arria® 10 デバイスにおける I/O バンクのグループ 5.4.4. Arria® 10デバイスにおける I/O バーティカル・マイグレーション
5.4.2. Arria® 10 デバイスにおける GPIO バッファーと LVDS チャネル x
5.4.2.1. Arria® 10 GX パッケージにおける FPGA I/O リソース 5.4.2.2. Arria® 10 GT パッケージにおける FPGA I/O リソース 5.4.2.3. Arria® 10 SX パッケージにおける FPGA I/O リソース
5.4.3. Arria® 10 デバイスにおける I/O バンクのグループ x
5.4.3.1. Arria® 10  GX デバイスでのモジュラー I/O バンク 5.4.3.2. Arria® 10  GT デバイスのモジュラー I/O バンク 5.4.3.3. Arria® 10  SX デバイスのモジュラー I/O バンク
5.4.4. Arria® 10デバイスにおける I/O バーティカル・マイグレーション x
5.4.4.1. ピン・マイグレーションの互換性の検証
5.5. Arria® 10 デバイスにおける I/O のアーキテクチャーと一般機能 x
5.5.1. Arria® 10 デバイスの I/O エレメント構造 5.5.2. Arria® 10 デバイスの I/O ピンの機能 5.5.3. Arria® 10 デバイスのプログラマブル IOE 機能 5.5.4. Arria® 10 デバイスにおけるオンチップ I/O 終端 5.5.5. Arria® 10 デバイスの外部 I/O 終端
5.5.1. Arria® 10 デバイスの I/O エレメント構造 x
5.5.1.1. Arria® 10 デバイスの I/O バンク・アーキテクチャー 5.5.1.2. Arria® 10 デバイスの I/O バッファーと I/O レジスター
5.5.2. Arria® 10 デバイスの I/O ピンの機能 x
5.5.2.1. オープンドレイン出力 5.5.2.2. バスホールド回路 5.5.2.3. ウィーク・プルアップ抵抗
5.5.3. Arria® 10 デバイスのプログラマブル IOE 機能 x
5.5.3.1. プログラマブル・ドライブ能力 5.5.3.2. プログラマブル出力スルーレート・コントロール 5.5.3.3. プログラマブル IOE 遅延 5.5.3.4. プログラマブル・オープンドレイン出力 5.5.3.5. プログラマブル・プリエンファシス 5.5.3.6. プログラマブル差動出力電圧
5.5.4. Arria® 10 デバイスにおけるオンチップ I/O 終端 x
5.5.4.1. Arria® 10 デバイスにおけるキャリブレーションなしの RS OCT 5.5.4.2. Arria® 10 デバイスにおけるキャリブレーションありの RS OCT 5.5.4.3. Arria® 10 デバイスにおけるキャリブレーションありの RT OCT 5.5.4.4. ダイナミック OCT 5.5.4.5. 差動入力 RD OCT 5.5.4.6. Arria® 10 デバイスの OCT キャリブレーション・ブロック
5.5.5. Arria® 10 デバイスの外部 I/O 終端 x
5.5.5.1. シングルエンド I/O 終端 5.5.5.2. Arria® 10 デバイスの差動 I/O 終端
5.5.5.2. Arria® 10 デバイスの差動 I/O 終端 x
5.5.5.2.1. 差動 HSTL、SSTL、HSUL、および POD 終端 5.5.5.2.2. LVDS、RSDS、および Mini-LVDS の終端 5.5.5.2.3. LVPECL 終端
5.6. Arria® 10 デバイスにおける高速ソース・シンクロナス SERDES および DPA x
5.6.1. SERDES 回路 5.6.2. Arria® 10 デバイスでサポートされる SERDES I/O 規格 5.6.3. Arria® 10 デバイスの差動トランスミッター 5.6.4. Arria® 10 デバイスの差動レシーバー 5.6.5. Arria® 10 デバイスの PLL とクロッキング 5.6.6. Arria® 10 デバイスのタイミングと最適化
5.6.3. Arria® 10 デバイスの差動トランスミッター x
5.6.3.1. Arria® 10 デバイスのトランスミッター・ブロック 5.6.3.2. DDR および SDR 動作のためのシリアライザーのバイパス
5.6.4. Arria® 10 デバイスの差動レシーバー x
5.6.4.1. Arria® 10 デバイスのレシーバーブロック 5.6.4.2. Arria® 10 デバイスのレシーバーモード
5.6.4.1. Arria® 10 デバイスのレシーバーブロック x
5.6.4.1.1. DPA ブロック 5.6.4.1.2. シンクロナイザー 5.6.4.1.3. データ・リアラインメント・ブロック ( ビットスリップ ) 5.6.4.1.4. デシリアライザー
5.6.4.2. Arria® 10 デバイスのレシーバーモード x
5.6.4.2.1. 非 DPA モード 5.6.4.2.2. DPA モード 5.6.4.2.3. ソフト CDR モード
5.6.5. Arria® 10 デバイスの PLL とクロッキング x
5.6.5.1. 差動トランスミッターのクロッキング 5.6.5.2. 差動レシーバーのクロッキング 5.6.5.3. ガイドライン : LVDS に整数 PLL モードの PLL を使用する 5.6.5.4. ガイドライン : PLL からの高速クロックを使用して、LVDS SERDES のみをクロックする 5.6.5.5. ガイドライン : 差動チャネルのピン配置 5.6.5.6. 外部 PLL モードの LVDS インターフェイス
5.6.5.2. 差動レシーバーのクロッキング x
5.6.5.2.1. ガイドライン：複数の I/O バンクにまたがるクロッキング DPA インターフェイス 5.6.5.2.2. ガイドライン : DPA または非 DPA レシーバー用の I/O PLL リファレンス・クロック・ソース
5.6.5.6. 外部 PLL モードの LVDS インターフェイス x
5.6.5.6.1. アルテラ LVDS SERDES IP コアとのアルテラ IOPLL 信号インターフェイス 5.6.5.6.2. 外部 PLL モードのアルテラ IOPLLパラメーター値 5.6.5.6.3. アルテラ IOPLL とアルテラ LVDS SERDES 間の接続
5.6.6. Arria® 10 デバイスのタイミングと最適化 x
5.6.6.1. ソース同期のタイミングバジェット
5.6.6.1. ソース同期のタイミングバジェット x
5.6.6.1.1. 差動データ方向 5.6.6.1.2. 差動 I/O のビット位置 5.6.6.1.3. トランスミッターのチャネル間スキュー 5.6.6.1.4. 非 DPA モードのレシーバー・スキュー・マージン
5.6.6.1.2. 差動 I/O のビット位置 x
5.6.6.1.2.1. 差動ビットの命名規則
5.6.6.1.4. 非 DPA モードのレシーバー・スキュー・マージン x
5.6.6.1.4.1. RSKM の式 5.6.6.1.4.2. LVDS レシーバーの RSKM レポート 5.6.6.1.4.3. TimeQuest タイミング・アナライザーを使用した入力遅延の LVDS レシーバーへの割り当て 5.6.6.1.4.4. RSKM 計算の例
5.7. Arria® 10 デバイスにおける I/O および高速 I/O の使用 x
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン 5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在 5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない 5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用 5.7.5. ガイドライン : 最大 DC 電流制限 5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化 5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア 5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化 5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン x
5.7.1.1. ガイドライン : VREFソースとVREFピン 5.7.1.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察 5.7.1.3. ガイドライン : I/O PLL リファレンス・クロック入力ピン用のサポートされる I/O 規格
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在 x
5.7.2.1. 非電圧リファレンスの I/O 規格 5.7.2.2. 電圧リファレンス形式の I/O 規格 5.7.2.3. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混合
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス x
6.1. Arria® 10 外部メモリー・インターフェイス・ソリューションの主な特徴 6.2. Arria® 10 デバイスでサポートされるメモリー規格 6.3. Arria® 10 デバイスでの外部メモリー・インターフェイス幅 6.4. Arria® 10 デバイスでの外部メモリー・インターフェイスI/Oピン 6.5. Arria® 10 デバイスパッケージのメモリー・インターフェイスのサポート 6.6. Arria® 10 デバイスでの外部メモリー・インターフェイス 6.7. Arria® 10 デバイスでの外部メモリー・インターフェイスのアーキテクチャー 6.8. 改訂履歴
6.4. Arria® 10 デバイスでの外部メモリー・インターフェイスI/Oピン x
6.4.1. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
6.5. Arria® 10 デバイスパッケージのメモリー・インターフェイスのサポート x
6.5.1. ECC 付き DDR3 x40 の Arria® 10 パッケージサポート 6.5.2. ECC シングルおよびデュアルランク付き DDR3 x72 の Arria® 10 パッケージサポート 6.5.3. ECC 付き DDR4 x40 の Arria® 10 パッケージサポート 6.5.4. ECC シングルランク付き DDR4 x72 の Arria® 10 パッケージサポート 6.5.5. ECC デュアルランク付き DDR4 x72 の Arria® 10 パッケージサポート 6.5.6. Arria® 10における HPS 外部メモリー・インターフェイスの接続
6.5.6. Arria® 10における HPS 外部メモリー・インターフェイスの接続 x
6.5.6.1. HPS 用 ECC 付き DDR3 x40 の Arria® 10パッケージサポート 6.5.6.2. HPS 用 ECC シングルランクおよびデュアルランク付き DDR3 x72 の Arria® 10 パッケージサポート 6.5.6.3. HPS 用 ECC 付き DDR4 x40 の Arria® 10パッケージサポート 6.5.6.4. HPS 用 ECC シングルランク付き DDR4 x72 の Arria® 10 パッケージサポート
6.6. Arria® 10 デバイスでの外部メモリー・インターフェイス x
6.6.1. ピンポン PHY IP
6.7. Arria® 10 デバイスでの外部メモリー・インターフェイスのアーキテクチャー x
6.7.1. I/Oバンク 6.7.2. I/O AUX
6.7.1. I/Oバンク x
6.7.1.1. ハードメモリー・コントローラー 6.7.1.2. 遅延ロックループ 6.7.1.3. シーケンサー 6.7.1.4. クロックツリー 6.7.1.5. I/Oレーン
6.7.1.1. ハードメモリー・コントローラー x
6.7.1.1.1. ハードメモリー・コントローラーの機能 6.7.1.1.2. メイン・コントロール・パス 6.7.1.1.3. データ・バッファー・コントローラー
6.7.1.5. I/Oレーン x
6.7.1.5.1. DQS ロジックブロック
6.7.1.5.1. DQS ロジックブロック x
6.7.1.5.1.1. DQS 遅延チェーン
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード x
7.1. エンハンスト・コンフィグレーションおよびプロトコルを介したコンフィグレーション 7.2. コンフィグレーション手法 7.3. コンフィグレーションの詳細 7.4. アクティブシリアル手法を使用したリモート・システム・アップグレード 7.5. デザイン・セキュリティー 7.6. 改訂履歴
7.2. コンフィグレーション手法 x
7.2.1. アクティブシリアル (AS) コンフィグレーション 7.2.2. パッシブシリアル (PS) コンフィグレーション 7.2.3. ファースト・パッシブ・パラレル (FPP) コンフィグレーション 7.2.4. JTAG コンフィグレーション
7.2.1. アクティブシリアル (AS) コンフィグレーション x
7.2.1.1. DATA クロック (DCLK) 7.2.1.2. アクティブ・シリアル・シングルデバイス・コンフィグレーション 7.2.1.3. アクティブ・シリアル・マルチデバイス・コンフィグレーション 7.2.1.4. 複数の EPCQ-L デバイスとのアクティブ・シリアル・コンフィグレーション 7.2.1.5. EPCQ-L デバイスの使用
7.2.1.3. アクティブ・シリアル・マルチデバイス・コンフィグレーション x
7.2.1.3.1. ピン接続とガイドライン 7.2.1.3.2. 複数のコンフィグレーション・データの使用
7.2.1.5. EPCQ-L デバイスの使用 x
7.2.1.5.1. ディスプレイ・デバイスの制御 7.2.1.5.2. トレース長のガイドライン 7.2.1.5.3. EPCQ-L デバイスのプログラミング
7.2.1.5.3. EPCQ-L デバイスのプログラミング x
7.2.1.5.3.1. JTAG インターフェイスを使用した EPCQ-L のプログラミング 7.2.1.5.3.2. アクティブ・シリアル・インターフェイスを使用した EPCQ-L のプログラミング
7.2.2. パッシブシリアル (PS) コンフィグレーション x
7.2.2.1. 外部ホストを使用したパッシブ・シリアル・シングルデバイスのコンフィグレーション 7.2.2.2. インテル FPGA ダウンロード・ケーブルを使用したパッシブ・シリアル・シングルデバイス・コンフィグレーション 7.2.2.3. パッシブ・シリアル・マルチデバイス・コンフィグレーション
7.2.2.3. パッシブ・シリアル・マルチデバイス・コンフィグレーション x
7.2.2.3.1. ピン接続とガイドライン 7.2.2.3.2. 複数のコンフィグレーション・データの使用 7.2.2.3.3. シングル・コンフィグレーション・データの使用 7.2.2.3.4. PC ホストとダウンロード・ケーブルの使用
7.2.3. ファースト・パッシブ・パラレル (FPP) コンフィグレーション x
7.2.3.1. ファースト・パッシブ・パラレル・シングルデバイス・ コンフィグレーション 7.2.3.2. ファースト・パッシブ・パラレル・マルチデバイス・ コンフィグレーション
7.2.3.2. ファースト・パッシブ・パラレル・マルチデバイス・ コンフィグレーション x
7.2.3.2.1. ピン接続とガイドライン 7.2.3.2.2. マルチ・コンフィグレーション・デバイスの使用 7.2.3.2.3. シングル・コンフィグレーション・データの使用
7.2.4. JTAG コンフィグレーション x
7.2.4.1. JTAG シングルデバイス・コンフィグレーション 7.2.4.2. JTAG マルチデバイス・コンフィグレーション
7.2.4.2. JTAG マルチデバイス・コンフィグレーション x
7.2.4.2.1. ピン接続とガイドライン 7.2.4.2.2. ダウンロード・ケーブルの使用
7.3. コンフィグレーションの詳細 x
7.3.1. MSEL ピンの設定 7.3.2. CLKUSR 7.3.3. コンフィグレーション・シーケンス 7.3.4. コンフィグレーション・タイミング波形 7.3.5. コンフィグレーション時間の見積り 7.3.6. デバイス・コンフィグレーション・ピン 7.3.7. コンフィグレーション・データの圧縮
7.3.3. コンフィグレーション・シーケンス x
7.3.3.1. パワーアップ 7.3.3.2. リセット 7.3.3.3. コンフィグレーション 7.3.3.4. コンフィグレーション・エラーの処理 7.3.3.5. 初期化 7.3.3.6. ユーザーモード
7.3.3.3. コンフィグレーション x
7.3.3.3.1. コンフィグレーション・エラー検出
7.3.4. コンフィグレーション・タイミング波形 x
7.3.4.1. FPP コンフィグレーション・タイミング 7.3.4.2. AS コンフィグレーション・タイミング 7.3.4.3. PS コンフィグレーション・タイミング
7.3.6. デバイス・コンフィグレーション・ピン x
7.3.6.1. コンフィグレーション・ピンのための I/O 規格およびドライブ強度 7.3.6.2. Quartus® Primeソフトウェアでのコンフィグレーション・ピンのオプション
7.3.7. コンフィグレーション・データの圧縮 x
7.3.7.1. デザインのコンパイル前の圧縮の有効化 7.3.7.2. デザインのコンパイル後の圧縮の有効化 7.3.7.3. マルチデバイス・コンフィグレーションでの圧縮の使用
7.4. アクティブシリアル手法を使用したリモート・システム・アップグレード x
7.4.1. コンフィグレーション・イメージ 7.4.2. リモート・アップデート・モードでのコンフィグレーション・シーケンス 7.4.3. リモート・システム・アップグレード回路 7.4.4. リモート・システム・アップグレード回路のイネーブル化 7.4.5. リモート・システム・アップグレード・レジスター 7.4.6. リモート・システム・アップグレード・ステート・マシン 7.4.7. ユーザー・ウォッチドッグ・タイマー
7.4.5. リモート・システム・アップグレード・レジスター x
7.4.5.1. コントロール・レジスター 7.4.5.2. ステータスレジスター
7.5. デザイン・セキュリティー x
7.5.1. セキュリティー・キーの種類 7.5.2. セキュリティー・モード 7.5.3. Arria 10 Qcrypt セキュリティー・ツール 7.5.4. デザイン・セキュリティーの実装
7.5.2. セキュリティー・モード x
7.5.2.1. JTAG セキュアモード
8. Arria® 10デバイスにおける SEUの緩和 x
8.1. SEU 緩和の概要 8.2. Arria® 10における緩和手法 8.3. 仕様 8.4. 改訂履歴
8.1. SEU 緩和の概要 x
8.1.1. SEU 緩和アプリケーション 8.1.2. コンフィグレーション RAM 8.1.3. エンベデッド・メモリー
8.2. Arria® 10における緩和手法 x
8.2.1. メモリーブロック誤り訂正コードのサポート 8.2.2. CRAMでのエラー検出訂正
8.2.2. CRAMでのエラー検出訂正 x
8.2.2.1. EDCRC ( エラー検出巡回冗長検査 ) 8.2.2.2. SEU センシティビティー 8.2.2.3. 階層的タグ付け 8.2.2.4. 機能エラーに対するシステムの対応の評価 8.2.2.5. CRC エラーからの回復
8.2.2.1. EDCRC ( エラー検出巡回冗長検査 ) x
8.2.2.1.1. カラムベースとフレームベースのチェックビット 8.2.2.1.2. エラー・メッセージ・レジスター 8.2.2.1.3. CRC_ERROR ピンの動作
8.2.2.1.2. エラー・メッセージ・レジスター x
8.2.2.1.2.1. エラー情報の取得 8.2.2.1.2.2. EMR のエラータイプ
8.2.2.5. CRC エラーからの回復 x
8.2.2.5.1. 誤り訂正 ( 内部スクラブ ) の有効化
8.3. 仕様 x
8.3.1. エラー検出周波数 8.3.2. エラー検出時間 8.3.3. EMR アップデート間隔 8.3.4. エラー訂正時間
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト x
9.1. BST 動作コントロール 9.2. JTAG 動作での I/O 電圧 9.3. BST の実行 9.4. IEEE Std. 1149.1 BST 回路を有効または無効にする 9.5. IEEE Std. 1149.1 バウンダリー・スキャン・テストのガイドライン 9.6. IEEE Std. 1149.1 バウンダリー・スキャン・レジスター 9.7. 改訂履歴
9.1. BST 動作コントロール x
9.1.1. IDCODE 9.1.2. サポートされる JTAG 命令 9.1.3. JTAG セキュアモード 9.1.4. JTAG プライベート命令
9.6. IEEE Std. 1149.1 バウンダリー・スキャン・レジスター x
9.6.1. Arria 10デバイス I/O ピンのバウンダリー・スキャン・セル 9.6.2. IEEE Std. 1149.6 バウンダリー・スキャン・レジスター
10. Arria 10デバイスにおけるパワー・マネジメント x
10.1. 消費電力 10.2. 消費電力削減手法 10.3. 電源検出ライン 10.4. 電圧センサー 10.5. 温度センサーダイオード 10.6. パワーオン・リセット回路 10.7. パワーアップ・シーケンスおよびパワーダウン・シーケンス 10.8. 電源デザイン 10.9. 改訂履歴
10.1. 消費電力 x
10.1.1. ダイナミック電力の方程式
10.2. 消費電力削減手法 x
10.2.1. SmartVID 10.2.2. プログラマブル・パワー・テクノロジー 10.2.3. 低スタティック電力のデバイスグレード 10.2.4. SmartVID 機能の実装
10.4. 電圧センサー x
10.4.1. 外部アナログ信号での入力信号の範囲 10.4.2. Arria® 10デバイスでの電圧センサーの使用
10.4.1. 外部アナログ信号での入力信号の範囲 x
10.4.1.1. ユニポーラー入力モード
10.4.2. Arria® 10デバイスでの電圧センサーの使用 x
10.4.2.1. FPGA コアアクセスを使用した電圧センサーへのアクセス 10.4.2.2. 電圧センサーの伝達関数
10.4.2.1. FPGA コアアクセスを使用した電圧センサーへのアクセス x
10.4.2.1.1. コア・アクセス・モードでのコンフィグレーション・レジスター 10.4.2.1.2. MD[1:0] が 2'b11 ではない場合のコア・アクセス・モードでの電圧センサーへのアクセス 10.4.2.1.3. MD[1:0] が 2'b11 の場合のコア・アクセス・モードでの電圧センサーへのアクセス
10.5. 温度センサーダイオード x
10.5.1. 内部温度センサーダイオード 10.5.2. 外部温度センサーダイオード
10.5.1. 内部温度センサーダイオード x
10.5.1.1. 内部 TSD の伝達関数
10.6. パワーオン・リセット回路 x
10.6.1. POR 回路でモニタリングされる電源とモニタリングされない電源
1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント

8.2.2.3. 階層的タグ付け

階層的タグ付けとは、デザイン各部を影響の度合い (センシティビティー) で区分けするプロセスのことを指します。

Quartus® Primeソフトウェアを使用してデザイン・パーティションを作成することにより、階層的タグ付けを行い、次に、そのパーティションにASD (Advanced SEU Detection) 領域のパラメーターを割り当てます。このパラメーター0から15までの値に設定可能であり、デザイン各部にシステムの対応を16段階で区分することができます。

デザイン階層のセンシティビティー・プロセッシングは、Sensitivity Map Header ファイル (.smh) の内容に依存します。このファイルは、FPGA のロジックデザインのどの部分が CRAM ビット反転にセンシティブであるかを決定します。.smhファイルからセンシティビティー情報を使用して、正しい ( 悪影響が最も少ない ) リカバリーシーケンスを決定することができます。

機能が有効に発揮する.smhを生成するには、階層的タグ付けの手順を使用して機能ロジックビューからデザインへのセンシティビティーを指定する必要があります。

関連情報
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