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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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9.5. IEEE Std. 1149.1 バウンダリー・スキャン・テストのガイドライン
IEEE Std. 1149.1デバイスで BST を実行するには、次のガイドラインを考慮します。
- SHIFT_IR 状態の最初のクロックサイクルの間に「10...」パターンがTDOピンから命令レジスターにシフトアウトされなければ、TAP コントローラーが適切な状態に達しません。次のの手順のいずれかを行い、この問題を解決します。
- TAP コントローラーが適切に SHIFT_IR 状態に入ったことを確認します。TAP コントローラーを SHIFT_IR 状態に進めるには、RESET状態に戻り、 01100 コードをTMSピンに送ります。
- デバイスのVCC、GND、JTAGならびに専用コンフィグレーション・ピンとの接続を確認します。
- 最初のEXTESTテストサイクルの前に SAMPLE/PRELOAD テストサイクルを実行し、EXTESTモードに入る時点でデバイスピンに既知のデータを存在させます。OEJアップデート・レジスターに 0 が入っていれば、OUTJアップデート・レジスターのデータが出力駆動されます。システムの他のデバイスとの衝突を避けるために、状態が既知で正しいものである必要があります。
- イン・サーキット・リコンフィグレーション中のEXTESTはサポートされないため、イン・サーキット・リコンフィグレーション中にEXTESTテストを行わないでください。テストを実行するにはコンフィグレーションの完了を待つか、コンフィグレーションを中断するために CONFIG_IO 命令を発行します。
- コンフィグレーション後には、差動ピンペアのいずれのピンもテストすることができません。コンフィグレーション後に BST を実行するには、これらの差動ピンペアに対応する BSC グループを内部セルとして編集、再定義します。