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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
Arria® 10 SXデバイスでは、モジュラー型の I/O バンクの 2K、2J、および 2I は、専用 HPS 外部メモリー・インターフェイスを介して SDRAM デバイスに HPS を接続します。
I/O バンクでは、4 つのレーンがあります。
- Lane 3—IO[47..36]
- Lane 2—IO[35..24]
- Lane 1—IO[23..12]
- Lane 0—IO[11..0]
システム内の任意の HPS 外部メモリー・インターフェイスが含まれていない場合、FPGA GPIO として Arria® 10 SXデバイスでバンクを使用することができます。
ご使用のシステムで HPS 外部メモリー・インターフェイスが含まれている場合、FPGA GPIO のための 2K、2J および 2I バンクの未使用のピンを使用する場合、次のガイドラインに従ってください。
- バンク 2K は SDRAM ECC およびアドレスとコマンド信号に使用されます。
- Lane 3 は、SDRAMECC 信号のために使用されます。FPGA 入力の場合のみ、このレーンに残りのピンを使用することができます。
- Lanes 2、1、および 0 の SDRAM アドレスおよびコマンド信号のために使用されます。FPGA の入力と出力のためにこれらのレーンでの残りのピンを使用することができます。
- バンク 2J は SDRAM データ信号 [31..0] のために使用され、バンク 2I は、SDRAM のデータ信号 [63..32] のために使用されます。
- 16 ビットのデータ幅—バンク 2J の 2 つのレーンは、データ用に使用されます。FPGA は唯一の入力として、これらの 2 つのデータレーンの残りのピンを使用することができます。バンク 2J の他の 2 つのレーンのピン、および FPGA の入力または出力としてバンク 2I の全てのレーンを使用することができます。
- 32 ビットのデータ幅—FPGA は唯一の入力として、バンク 2J のすべてのレーンに残りのピンを使用することができます。FPGA の入力および出力としてバンク 2I のすべてのレーンでのピンを使用することができます。
- 64 ビットのデータ幅—FPGA は唯一の入力として、バンクの 2J および 2I のすべてのレーンに残りのピンを使用することができます。