インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

5.6.5.4. ガイドライン : PLL からの高速クロックを使用して、LVDS SERDES のみをクロックする

PLL から生成される高速クロックは、LVDS SERDES 回路をクロックすることのみを目的とします。コアロジックをドライブできる周波数は PLL FOUT仕様で制限されるため、その他のロジックをドライブするために高速クロックを使用しないでください。

FOUT仕様についての詳細は、デバイス・データシートを参照してください。