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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5.7.1.2. ガイドライン : 3.0 Vインターフェイスでのデバイスの絶対最大定格の観察
3.0 VI/O インターフェイスにデバイスを使用する際、デバイスの信頼性と適切な動作を確保するには、デバイスの絶対最大定格に違反しないでください。遷移中の絶対最大定格と最大許容オーバーシュートについての詳細は、デバイス・データシートを参照してください。
ヒント: オーバーシュートおよびアンダーシュート電圧が仕様の範囲内であることを確認するには、IBIS または SPICE シミュレーションを実行します。
シングル・エンド・トランスミッター・アプリケーション
シングル・エンド・レシーバー・アプリケーション
レシーバーとして Arria® 10 デバイスを使用する場合、I/O ピンでのオーバーシュート、アンダーシュート電圧を制限するために外部のクランプダイオードを使用します。
3.0 VI/O 規格は、3.0 Vのバンク電源電圧 (VCCIO) と1.8 Vの VCCPT電圧を使用してサポートされます。この方法では、クランプダイオードはオーバーシュート電圧を DC および AC 入力電圧仕様の範囲内で十分にクランプすることができます。クランプされた電圧は、VCCIOとダイオード順方向電圧の合計として表されます。