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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
Arria 10デザインフローでは、GPIO 性能での望ましくないジッターへの影響を最小限に抑えるために従わなければならないいくつかのガイドラインがあります。
- インテル PDN ツール 2.0 を使用して、電力供給ネットワーク解析を実行します。この分析は、必要なデカップリング・コンデンサーで堅牢かつ効率的な電力供給ネットワークをデザインするのに役立ちます。VCCと他の電源の電流要件を決定するために、Arria 10 Early Power Estimator (EPE) を使用します。すべての電源レールの電流要件、特に VCC電源レールに基づいて、PDN 解析を実行します。
- コア性能を維持しながら、VCC電源から PCB とデバイスパッケージに関連付けられた DCIR 降下を補償するリモート・センサー・ピンの電圧レギュレーターを使用してください。VCC電源用の差動リモート・センサー・ピンの接続ガイドラインについて詳しくは、ピン接続のガイドラインを参照してください。
- 入力クロックジッターは、低い PLL 出力クロックジッターを生成するArria 10 PLL 入力クロックサイクル間のジッター仕様に準拠しなければなりません。120 ps未満のジッターのクリーンなクロックソースを指定する必要があります。推奨動作条件について詳しくは、デバイスのデータシートに PLL 仕様を参照してください。
- 優れたジッター性能のクロック信号を送信するために、専用の PLL クロック出力ピンを使用してください。各 I/O バンクの I/O PLL は、2 つの専用クロック出力ピンをサポートしています。FPGA 用のリファレンス・クロック源として PLL 専用クロック出力ピンを使用することができます。最適なジッター性能を得るために、外部クリーンなクロックソースを供給します。PLL 専用クロック出力ピンのジッター仕様について詳しくは、デバイスのデータシートを参照してください。
- GPIO は、周波数よりも高い250 MHzで動作している場合、終端となるI/O規格を使用します。SSTL、HSTL、POD および HSUL I/O 規格は、I/O 規格を終端されています。インテルは、2 インチ以下の基準長と短いトレースまたは相互接続のための HSUL I/O 規格の使用を推奨しています。
- パラレル・インターフェイス IP コア用の Altera PHYLite を使用して、GPIO またはソース同期 I/O インターフェイスを実装します。200 Mbps以上のデータ転送速度のための GPIO またはソース・シンクロナス I/O インターフェイスのタイミングを閉じることができない場合、インテルはパラレル・インターフェイス IP コアのための Altera PHYLite を使用することを推奨します。パラレル・インターフェイス IP コアの Altera PHYLite に Altera GPIO IP コアからデザインを移行するためのガイドラインについては、関連情報を参照してください。
- 小周ぺリフェラル・クロック (SPCLK) ネットワークを使用してください。SPCLKネットワークは、高速 I/O インターフェイス用にデザインされており、最小の挿入遅延を提供します。次のリストは、クロック・ネットワークのクロック挿入遅延を最大から最小までのランクです。
- グローバル・クロック・ネットワーク (GCLK)
- リージョナル・クロック・ネットワーク (RCLK)
- ラージ・ペリフェラル・クロック・ネットワーク (LPCLK)
- SPCLK