インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

7.2.3. ファースト・パッシブ・パラレル (FPP) コンフィグレーション

図 145. FPP コンフィグレーション手法におけるフラッシュ・プログラミングの概要


FPP コンフィグレーション手法は、マイクロプロセッサー、 MAX® IIデバイス 、またはMAX Vデバイスなどの外部ホストを使用します。この手法は、Arria 10デバイスの設定への最速の方法です。FPP コンフィグレーション手法では、8-、16-、32ビットのデータ幅をサポートしています。

外部ホストを使用して、フラッシュメモリーなどの外部ストレージからコンフィグレーション・データの FPGA への転送を制御することができます。コンフィグレーション・プロセスを制御するデザインは、外部ホストにあります。コンフィグレーション・データは、Raw Binary ファイル(.rbf)、16進( インテル形式 ) ファイル(.hex)、または .ttf に格納することができます。

PFL IP コアをMAX IIまたはMAX Vデバイスとともに使用して、フラッシュメモリー・デバイスからのコンフィグレーション・データの読み出しやArria 10デバイスのコンフィグレーションができます。

注: CONF_DONE ピンが High になった後、FPP コンフィグレーショで圧縮と非圧縮のコンフィグレーション・データのデバイスの初期化を開始するために、2 つのDCLK立ち下がりエッジを必要とします。