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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5.5.5. Arria® 10 デバイスの外部 I/O 終端
I/O 規格 | 外部終端手法 |
---|---|
2.5 V LVCMOS | 外部終端は不要 |
1.8 V LVCMOS | |
1.5 V SSTL | |
1.2 V SSTL | |
SSTL-18 Class I | シングルエンド SSTL I/O 規格の終端 |
SSTL-18 Class II | |
SSTL-15 Class I | |
SSTL-15 Class II | |
SSTL-15 8 | 外部終端は不要 |
SSTL-1358 | |
SSTL-1258 | |
SSTL-128 | |
POD12 | シングルエンド POD I/O 規格の終端 |
差動 SSTL-18 class I | 差動 SSTL I/O 規格の終端 |
差動 SSTL-18 Class II | |
差動 SSTL-15 Class I | |
差動 SSTL-15 Class II | |
差動 SSTL-15 8 | 外部終端は不要 |
差動 SSTL-135 8 | |
差動 SSTL-125 8 | |
差動 SSTL-128 | |
差動 POD12 | 差動 POD I/O 規格の終端 |
1.8 V HSTL Class I | シングルエンド HSTL I/O 規格の終端 |
1.8 V HSTL Class II | |
1.5 V HSTL Class I | |
1.5 V HSTL Class II | |
1.2 V HSTL Class I | |
1.2 V HSTL Class II | |
HSUL-12 | 外部終端は不要 |
差動 1.8 V HSTL Class I | 差動 HSTL I/O 規格の終端 |
差動 1.8 V HSTL Class II | |
差動 1.5 V HSTL Class I | |
差動 1.5 V HSTL Class II | |
差動 1.2 V HSTL Class I | |
差動 1.2 V HSTL Class II | |
差動 HSUL-12 | 外部終端は不要 |
LVDS | LVDS I/O 規格の終端 |
RSDS 、 | RSDS/mini-LVDS I/O 規格の終端 |
Mini-LVDS | |
LVPECL | 差動 LVPECL I/O 規格の終端 |
注: インテル は BIS または SPICE シミュレーションを行い、デザインするアプリケーション向けに最適なスルーレート設定を決定することを推奨します。
8 インテルは、これらのI/O規格でOCTを使用してボード・スペースとコストを節約することを推奨しています。 OCTは、使用される外部終端抵抗の数を削減します。