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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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7.3.6. デバイス・コンフィグレーション・ピン
コンフィグレーション・ピンの概要
次の表は、Arria 10コンフィグレーション・ピンとそれらの電源を示しています。
注: TDI、TMS、TCK、TDO、およびTRSTピンは、VCCPGM でパワーアップされます。
注: CLKUSR、 DEV_OE 、 DEV_CLRn 、 DATA[31..1] 、および DATA0 ピンは、コンフィグレーション時にはV CCPGM で、ユーザーI/O ピンとして使用する場合はピンが存在するバンクのV CCIO でパワーアップされます。
コンフィグレーション・ピン | コンフィグレーション 手法 | 入力 / 出力 | ユーザーモード | 電源供給元 |
---|---|---|---|---|
TDI | JTAG | 入力 | — | VCCPGM |
TMS | JTAG | 入力 | — | VCCPGM |
TCK | JTAG | 入力 | — | VCCPGM |
TDO | JTAG | 出力 | — | VCCPGM |
TRST | JTAG | 入力 | — | VCCPGM |
CLKUSR | すべての手法 | 入力 | I/O | VCCPGM / VCCIO 32 |
CRC_ERROR | オプション、すべてのモード | 出力 | I/O | VCCPGM / プルアップ |
CONF_DONE | すべての手法 | 双方向 | — | VCCPGM / プルアップ |
DCLK | FPP、PS | 入力 | — | VCCPGM |
AS | 出力 | — | VCCPGM | |
DEV_OE | オプション、すべての手法 | 入力 | I/O | VCCPGM / VCCIO 32 |
DEV_CLRn | オプション、すべての手法 | 入力 | I/O | VCCPGM / VCCIO 32 |
INIT_DONE | オプション、すべての手法 | 出力 | I/O | プルアップ |
MSEL[2..0] | すべての手法 | 入力 | — | VCCPGM |
nSTATUS | すべての手法 | 双方向 | — | VCCPGM /プルアップ |
nCE | すべての手法 | 入力 | — | VCCPGM |
nCEO | すべての手法 | 出力 | I/O | プルアップ |
nCONFIG | すべての手法 | 入力 | — | VCCPGM |
DATA[31..1] | FPP | 入力 | I/O | VCCPGM / VCCIO 32 |
DATA0 | FPP、PS | 入力 | I/O | VCCPGM / VCCIO 32 |
nCSO[2:0] | AS | 出力 | — | VCCPGM |
nIO_PULLUP 31 | すべての手法 | 入力 | — | VCC |
AS_DATA[3..1] | AS | 双方向 | — | VCCPGM |
AS_DATA0 / ASDO | AS | 双方向 | — | VCCPGM |
PR_REQUEST | パーシャル・リコンフィグレーション | 入力 | I/O | VCCPGM / VCCIO 32 |
PR_READY | パーシャル・リコンフィグレーション | 出力 | I/O | VCCPGM / VCCIO 32 |
PR_ERROR | パーシャル・リコンフィグレーション | 出力 | I/O | VCCPGM / VCCIO 32 |
PR_DONE | パーシャル・リコンフィグレーション | 出力 | I/O | VCCPGM / VCCIO 32 |
31 nIO_PULLUPピンを VCC に接続する場合は、追加の電流が I/O ピンから引き出されるのを防ぐために、すべてのユーザー I/O ピンと兼用 I/O ピンがコンフィグレーションの前と最中ではロジック 0 になっていなければなりません。