インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

5.6.5.6.3. アルテラ IOPLL とアルテラ LVDS SERDES 間の接続

図 115.  アルテラ IOPLL IP コア付き LVDS インターフェイス (DPA およびソフト CDR モードなし )次の図は、DPA およびソフト CDR モードを使用していない場合のアルテラ IOPLLアルテラ LVDS SERDES IP コア間の接続を表しています。


図 116.  アルテラ IOPLL IP コア付き LVDS インターフェイス (DPA 使用 )次の図は、DPA を使用している場合のアルテラ IOPLLアルテラ LVDS SERDES IP コア間の接続を示しています。locked出力ポートは反転し、pll_aresetポートに接続する必要があります。


図 117. 共用 I/O PLL を使用したレシーバーチャネル (DPA 使用 ) と共用する複数のバンクにまたがるトランスミッター・チャネル向けのアルテラ IOPLL IP コアとの LVDS インターフェイス次の図は、共有 I/O PLL を使用して、DPA レシーバーチャネルと共用される複数のバンクにまたがるトランスミッター・チャネルを使用する場合におけるアルテラ IOPLLアルテラ LVDS SERDESIP コア間の接続を示しています。
  • LVDS トランスミッターのext_fclkおよびext_loadenポートに I/O PLL lvds_clk[1]およびloaden[1]ポートを接続します。
  • LVDS レシーバーの lvds_clk[1]およびloaden[1]ポートに I/O PLL lvds_clk[0]およびloaden[0]ポートを接続します。
  • locked出力ポートを反転し、pll_aresetポートに接続します。


図 118.  アルテラ IOPLL IP コア付き LVDS インターフェイス ( ソフト CDR モード使用 )次の図は、ソフト CDR モードを使用している場合のアルテラ IOPLLアルテラ LVDS SERDES IP コア間の接続を表しています。locked出力ポートは反転し、pll_aresetポートに接続する必要があります。


図 119. 共用 I/O PLL を使用したレシーバーチャネル ( ソフト CDR モード使用 ) と共用する複数のバンクにまたがるトランスミッター・チャネル向けのアルテラ IOPLL IP コアとの LVDS インターフェイス次の図は、共有I/O PLL を使用して、ソフトCDR レシーバーチャネルと共用される複数のバンクにまたがるトランスミッター・チャネルを使用する場合におけるアルテラ IOPLLアルテラ LVDS SERDES IP コア間の接続を示しています。
  • LVDS トランスミッターのext_fclkおよびext_loadenポートに I/O PLL lvds_clk[1]およびloaden[1]ポートを接続します。
  • LVDS レシーバーのext_fclkおよびext_loadenポートに I/O PLL lvds_clk[0]およびloaden[0]ポートを接続します。
  • locked出力ポートを反転し、pll_aresetポートに接続します。


表 68.   アルテラ IOPLLIP コアを生成するための PLL モードの設定 アルテラ IOPLLIP コアを生成する場合、対応する LVDS 機能モードには次の表の PLL 設定を使用します。
LVDS 機能モード PLL 設定
TX、RX DPA、RX ソフト CDR ダイレクトモード
RX、非 DPA LVDS 補償モード

ext_coreclockポートは、外部 PLL モードの LVDS IP コアで自動的にイネーブルされます。このポートが前の図に示されている通りに接続されていない場合、 Quartus® Primeコンパイラーはエラーメッセージを出力します。