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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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5.6.5.6.3. アルテラ IOPLL とアルテラ LVDS SERDES 間の接続
図 115. アルテラ IOPLL IP コア付き LVDS インターフェイス (DPA およびソフト CDR モードなし )次の図は、DPA およびソフト CDR モードを使用していない場合のアルテラ IOPLLとアルテラ LVDS SERDES IP コア間の接続を表しています。
図 116. アルテラ IOPLL IP コア付き LVDS インターフェイス (DPA 使用 )次の図は、DPA を使用している場合のアルテラ IOPLLとアルテラ LVDS SERDES IP コア間の接続を示しています。locked出力ポートは反転し、pll_aresetポートに接続する必要があります。
図 117. 共用 I/O PLL を使用したレシーバーチャネル (DPA 使用 ) と共用する複数のバンクにまたがるトランスミッター・チャネル向けのアルテラ IOPLL IP コアとの LVDS インターフェイス次の図は、共有 I/O PLL を使用して、DPA レシーバーチャネルと共用される複数のバンクにまたがるトランスミッター・チャネルを使用する場合におけるアルテラ IOPLL とアルテラ LVDS SERDESIP コア間の接続を示しています。
- LVDS トランスミッターのext_fclkおよびext_loadenポートに I/O PLL lvds_clk[1]およびloaden[1]ポートを接続します。
- LVDS レシーバーの lvds_clk[1]およびloaden[1]ポートに I/O PLL lvds_clk[0]およびloaden[0]ポートを接続します。
- locked出力ポートを反転し、pll_aresetポートに接続します。
図 118. アルテラ IOPLL IP コア付き LVDS インターフェイス ( ソフト CDR モード使用 )次の図は、ソフト CDR モードを使用している場合のアルテラ IOPLLとアルテラ LVDS SERDES IP コア間の接続を表しています。locked出力ポートは反転し、pll_aresetポートに接続する必要があります。
図 119. 共用 I/O PLL を使用したレシーバーチャネル ( ソフト CDR モード使用 ) と共用する複数のバンクにまたがるトランスミッター・チャネル向けのアルテラ IOPLL IP コアとの LVDS インターフェイス次の図は、共有I/O PLL を使用して、ソフトCDR レシーバーチャネルと共用される複数のバンクにまたがるトランスミッター・チャネルを使用する場合におけるアルテラ IOPLL とアルテラ LVDS SERDES IP コア間の接続を示しています。
- LVDS トランスミッターのext_fclkおよびext_loadenポートに I/O PLL lvds_clk[1]およびloaden[1]ポートを接続します。
- LVDS レシーバーのext_fclkおよびext_loadenポートに I/O PLL lvds_clk[0]およびloaden[0]ポートを接続します。
- locked出力ポートを反転し、pll_aresetポートに接続します。
LVDS 機能モード | PLL 設定 |
---|---|
TX、RX DPA、RX ソフト CDR | ダイレクトモード |
RX、非 DPA | LVDS 補償モード |
ext_coreclockポートは、外部 PLL モードの LVDS IP コアで自動的にイネーブルされます。このポートが前の図に示されている通りに接続されていない場合、 Quartus® Primeコンパイラーはエラーメッセージを出力します。