インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

5.6.5.2. 差動レシーバーのクロッキング

I/O PLL は外部クロック入力を受信し、同じクロックの異なる位相を生成します。DPA ブロックは、I/O PLL からのクロックの 1 つを自動的に選択し、各チャネル上の着信データをアラインメントします。

シンクロナイザー回路は、DPA クロックとデータ・リアライメント・ブロック間の位相差を補正する1 ビット幅 x 6 ビット深度の FIFO バッファーです。必要に応じて、ユーザー・コントロールのデータ・リアライメント回路は、ワード境界にアライメントするために、シリアル・ビット・ストリームに 1 ビットのレイテンシーを挿入します。デシリアライザーはシフトレジスターとパラレル・ロード・レジスターを含めており、内部ロジックに最大 10 ビットを送信します。

トランスミッターおよびレシーバー LVDS チャネルを接続する物理メディアは、シリアルデータとソース同期クロックとの間にスキューを導入することがあります。各 LVDS チャネルとクロック間の瞬間的なスキューは、レシーバーで見られるデータおよびクロック信号のジッターによって異なります。3 つの異なるモード ( 非 DPA、DPA、およびソフト CDR) は、ソース同期クロック ( 非 DPA、DPA) / リファレンス・クロック ( ソフト CDR) とシリアルデータ間のスキューを補償するにあたって異なるオプションを提供します。

非 DPA モードでは、スキューを補償するために、ソース同期クロックと受信シリアルデータ間の最適な位相をスタティックに選択することができます。DPA モードでは、ソース同期クロックと受信シリアルデータ間のスキューを補償するために、DPA 回路が自動的に最適な位相を選択します。ソフト CDR モードは、チップ間の同期および非同期アプリケーションと SGMII プロトコルの短距離ボード間アプリケーションのための機会を提供します。

注: 非 DPA モードのみ、マニュアルでのスキュー調整が必要です。