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1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
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4.1.6. クロック・パワーダウン
GCLK クロック・ネットワークと RCLK クロック・ネットワークは、スタティックおよびダイナミックの両アプローチでパワーダウンすることができます。
クロック・ネットワークがパワーダウンされると、クロック・ネットワークによって供給されるすべてのロジックは、デバイスの全消費電力を低減してオフ状態になります。未使用の GCLK、RCLK および PCLK ネットワークは、 Quartus® Primeソフトウェアで生成されるコンフィグレーション・ファイル (.sofまたは.pof) のコンフィグレーション・ビット設定を介して、自動的にパワーダウンされます。
ダイナミック・クロック・イネーブルまたはディスエーブル機能により、GCLK および RCLK ネットワーク上で内部ロジックがパワーアップあるいはパワーダウンを同期的に制御することが可能になります。この機能は PLL から独立しており、クロック・ネットワークに直接適用されます。
注: 動的に PLL を駆動する GCLK または RCLK ネットワークをイネーブルまたはディスエーブルすることはできません。コア周波数が高いとき、動的に大きなクロックをゲートするチップ性能に影響を与えることができます。