インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

3.4. ブロック・アーキテクチャー

Arria 10の可変精度 DSP ブロックは次の要素で構成されています。

表 22.  ブロック・アーキテクチャー
DSP 実装 固定小数点演算 浮動小数点演算
ブロック・アーキテクチャー
  • 入力レジスターバンク
  • パイプライン・レジスター
  • プリアダー
  • 内部係数
  • 乗算器
  • 加算器
  • アキュムレーターとチェーンアウト加算器
  • シストリック・レジスター
  • ダブル累算レジスター
  • 出力レジスターバンク
  • 入力レジスターバンク
  • パイプライン・レジスター
  • 乗算器
  • 加算器
  • アキュムレーターとチェーンアウト加算器
  • 出力レジスターバンク

可変精度 DSP ブロックが固定小数点演算シストリック FIR モードでコンフィグレーションされない場合、両方のシストリック・レジスターがバイパスされます。

図 25.  Arria® 10デバイスにおける固定小数点演算の可変精度 DSP ブロック・アーキテクチャー (18 x 19モード )


図 26.  Arria® 10デバイスにおける固定小数点演算の可変精度 DSP ブロック・アーキテクチャー (27 x 27モード )


図 27.  Arria® 10デバイスにおける浮動小数点演算の可変精度 DSP ブロック・アーキテクチャー