インテルのみ表示可能 — GUID: sam1403481186737
Ixiasoft
1. Arria® 10デバイスにおけるロジック・アレイ・ブロックおよびアダプティブ・ロジック・モジュール
2. Arria® 10デバイスにおけるエンベデッド・メモリー・ブロック
3. Arria® 10デバイスにおける可変精度 DSP ブロック
4. Arria® 10デバイスにおけるクロック・ネットワークおよび PLL
5. Arria® 10 デバイスにおける I/O と高速 I/O
6. Arria® 10 デバイスにおける外部メモリー・インターフェイス
7. Arria® 10デバイスにおけるコンフィグレーション、デザイン・セキュリティー、およびリモート・システム・アップグレード
8. Arria® 10デバイスにおける SEUの緩和
9. Arria® 10デバイスにおける JTAG バウンダリー・スキャン・テスト
10. Arria 10デバイスにおけるパワー・マネジメント
2.1. エンベデッド・メモリーの種類
2.2. Arria® 10デバイスにおけるエンベデッド・メモリー・デザイン・ガイドライン
2.3. エンベデッド・メモリーの機能
2.4. エンベデッド・メモリー・モード
2.5. エンベデッド・メモリーのクロッキング・モード
2.6. メモリーブロックでのパリティービット
2.7. エンベデッド・メモリー・ブロックでのバイトイネーブル
2.8. メモリーブロックのパックモード・サポート
2.9. メモリーブロックのアドレス・クロック・イネーブルのサポート
2.10. メモリーブロックの非同期クリアー
2.11. メモリーブロック誤り訂正コードのサポート
2.12. 改訂履歴
5.7.1. Arria® 10 デバイスにおける I/O および高速 I/O の一般的なガイドライン
5.7.2. 電圧リファレンス形式および非電圧リファレンス形式の I/O 規格の混在
5.7.3. ガイドライン : パワーシーケンス中に I/O ピンをドライブしない
5.7.4. ガイドライン : HPS 共有 I/O バンクでの I/O ピンの使用
5.7.5. ガイドライン : 最大 DC 電流制限
5.7.6. ガイドライン : アルテラ LVDS SERDES IP コアのインスタンス化
5.7.7. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア
5.7.8. ガイドライン : Arria 10 GPIO 性能でのジッターへの高影響の最小化
5.7.9. ガイドライン : 外部メモリー・インターフェイスのための I/O バンク 2A の使用
インテルのみ表示可能 — GUID: sam1403481186737
Ixiasoft
1.1.6. ALM 出力
各 ALM での一般配線出力は、ローカル、ロウ、およびカラム配線リソースを駆動します。2 つの ALM 出力はカラム、ロウ、あるいはダイレクトリンク配線接続を駆動できます。
LUT、加算器、またはレジスター出力は、ALM 出力を駆動することができます。レジスターがある出力を駆動している状態で、LUTまたは加算器は別の出力を駆動できます。
レジスターパッキングは、まったく別のレジスターと組み合わせロジックを 1 つの ALM 内にパッキングすることで、デバイスの稼働率を向上させます。フィッティングを向上させるための別のメカニズムは、レジスター出力を同じ ALM の LUT 内にフィードバックできるようにすることであり、それにより、レジスターは自身のファンアウト LUT とパッキングされます。ALM は、LUT または加算器の出力のラッチされたバージョンとラッチされていないバージョンをドライブアウトすることもできます。
図 7. Arria® 10デバイスの ALM 接続の詳細