インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
Public
ドキュメント目次

10.4.2.1. FPGA コアアクセスを使用した電圧センサーへのアクセス

ユーザーモード中、電圧センサーブロックにアクセスするためのソフト IP を実装することができます。コア・ファブリックから電圧センサーブロックにアクセスするには、 Quartus® Primeプロジェクトに次の WYSIWYG アトムを含める必要があります。

電圧センサーブロックにアクセスするための WYSIWYG アトム

twentynm_vsblock<name>
(
	.clk (<input>, clock signal from core),
	.reset(<input>, reset signal from core),
	.corectl(<input>, core enable signal from core),
	.coreconfig(<input>, config signal from core),
	.confin(<input>, config data signal from core),
	.chsel(<input>, 4 bits channel selection signal from core),
	.eoc(<output>, end of conversion signal from vsblock),
	.eos(<output>, end of sequence signal from vsblock),
	.dataout(<output>, 12 bits data out of vsblock)
); 
表 121.  電圧センサーブロック WYSIWYG の概要
ポート名 タイプ 説明
clk 入力 コアからのクロック信号。電圧センサーは 20 MHz までのクロックをサポートします。
リセット 入力 アクティブ High のリセット信号。電圧センサーの変換の開始には、リセット信号を非同期で High から Low へ遷移する必要があります。リセット信号を High にすると全てのレジスターがクリアされ、電圧センサー内部クロックはゲートオフされます。
corectl 入力 アクティブ High 信号。「1」は電圧センサーでコアのアクセスが有効になっていることを示します。「0」は電圧センサーでコアのアクセスが無効になっていることを示します。
coreconfig 入力 シリアル・コンフィグレーション信号。アクティブ High。
confin 入力 コンフィグレーション・レジスターをコンフィグレーションするための、コアからのシリアル入力データ。コア・アクセス・モードのコンフィグレーション・レジスターは 8 ビット幅です。シフトインされる最初のビットは LSB です。
chsel[3:0] 入力 4 ビットのチャネルアドレス。変換するチャネルを指定します。
eoc 出力 変換の終了を示します。この信号は、それぞれのチャネルデータが変換されるとアサートされます。
eos 出力 シーケンスの終了を示します。この信号は、選択したシーケンスでの変換が 1 サイクル完了するとアサートされます。
dataout[11:0] 出力
  • dataout[11:6]— 6 ビットの出力データ。
  • dataout[5:0]—予約