インテル® Arria® 10 コア・ファブリックおよび汎用 I/O ハンドブック

ID 683461
日付 6/21/2017
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ドキュメント目次

3.5.1.5.3. 27 ビットのシストリック FIR モード

27 ビットのシストリック FIR モードでは、チェーンアウト加算器やアキュムレーターは64 ビットで動作するようコンフィグレーションされます。このため、27 ビットのデータ (54 ビット積 ) を使用する際、オーバーヘッドの10 ビットとなります。これにより、合計 11 個の 27 x 27 乗算器あるいはシストリック FIR ストラクチャーとしてカスケード化が可能な 11 個の Arria® 10の可変精度 DSP ブロックが使用可能となります。

27 ビット・シストリック FIR モードでは、DSP ブロックごとに 1 ステージのシストリック・フィルターを実装することができます。なお、このモードではシストリック・レジスターは不要です。

図 40.  Arria® 10デバイスでの27 ビット・シストリック FIR モード