インテル® Agilex™ 7 FPGA & SoCデバイスの概要

ID 683458
日付 1/10/2023
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インテルのみ表示可能 — GUID: edt1629683336312

Ixiasoft

ドキュメント目次
1. インテル® Agilex™ 7 FPGA & SoCの概要 2. インテル® Agilex™ 7 FPGA & SoCファミリープラン 3. 第2世代 インテル® Hyperflex™ コア・アーキテクチャー 4. インテル® Agilex™ 7 FPGA & SoCにおけるアダプティブ・ロジック・モジュール 5. インテル® Agilex™ 7 FPGA & SoCにおける内部エンベデッド・メモリー 6. インテル® Agilex™ 7 FPGA & SoCにおける可変精度DSP 7. インテル® Agilex™ 7 FPGA & SoCにおけるコア・クロック・ネットワーク 8. インテル® Agilex™ 7 FPGA & SoCにおける汎用I/O 9. インテル® Agilex™ 7 FPGA & SoCにおけるI/O PLL 10. インテル® Agilex™ 7 FPGA & SoCにおける外部メモリー・インターフェイス 11. インテル® Agilex™ 7 SoCにおけるハード・プロセッサー・システム 12. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3D SiPトランシーバー 13. インテル® Agilex™ 7 FPGA & SoCにおけるヘテロジニアス3DスタックHBM2E DRAMメモリー 14. インテル® Agilex™ 7 FPGA & SoC FシリーズおよびIシリーズにおける高性能暗号ブロック 15. PCIe* を使用した インテル® Agilex™ 7 FPGA & SoC向けプロトコル経由コンフィグレーション 16. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・コンフィグレーションおよびSDM 17. インテル® Agilex™ 7 FPGA & SoCにおけるパーシャル・コンフィグレーションおよびダイナミック・コンフィグレーション 18. インテル® Agilex™ 7 FPGA & SoCにおけるデバイス・セキュリティー 19. インテル® Agilex™ 7 FPGA & SoCにおけるSEUエラー検出および訂正 20. インテル® Agilex™ 7 FPGA & SoCの消費電力管理 21. インテル® Agilex™ 7 FPGA & SoC向けの インテル® のソフトウェアおよびツール 22. インテル® Agilex™ 7 FPGA & SoCデバイスの概要の改訂履歴

2.3. インテル® Agilex™ MシリーズFPGA & SoC

表 12.   インテル® Agilex™ Mシリーズのデバイスファミリーの主な特長この表の値は、最大のリソースまたはパフォーマンスです。
デバイス ロジックエレメント (LE) アダプティブ・ロジック・モジュール M20K MLAB HBM2E DRAM (GB) DSP 暗号ブロック
サイズ (Mb) サイズ (Mb) 18x19乗算器
AGM 032 3,245,000 1,100,000 15,932 311 55,000 33 16 / 32 9,375 18,750
AGM 039 3,851,520 1,305,600 18,960 370 65,280 40 16 / 32 12,300 24,600
表 13.   インテル® Agilex™ MシリーズのデバイスファミリーのトランシーバーおよびHPSこの表の値は、最大のリソースまたはパフォーマンスです。
デバイス

CXL* レーン

26

Fタイル Rタイル

HPS

トランシーバー・チャネル

イーサネット・ブロック

30

PCIe* コントローラー

31

PCIe* 32/

CXL* 35コントローラー

FGT 28 FHT 29
32Gbps

NRZ

58Gbps

PAM4

58Gbps

NRZ

116Gbps

PAM4

AGM 032 1627

64

48

8

8 4 33 4 34 1 あり
AGM 039 1627

64

48

8

8 4 33 4 34 1 あり
表 14.   インテル® Agilex™ MシリーズのFタイル搭載パッケージ表の読み取り例: AGM 032のパッケージ3184Bの場合、GPIOが720個あり、そのうち360個がLVDSです。Fタイルが4個あり、FGTチャネルでは最大64× 32Gbps NRZまたは48× 58Gbps PAM4をサポートし、FHTチャネルでは最大合計8× 58Gbps NRZ、または8× 116Gbps PAM4をサポートします。
デバイス パッケージ

(グリッド配列: 六角形)

3184B

(56mm × 45mm)

0.92mmピッチ

GPIO LVDS Fタイル ×4
FGT FHT
32Gbps

NRZ

58Gbps

PAM4

58Gbps

NRZ

116Gbps

PAM4

AGM 032 720 360 64 48 8 8
AGM 039 720 360 64 48 8 8
表 15.   インテル® Agilex™ MシリーズのFタイルおよびRタイル搭載パッケージ表の読み取り例: AGM 032のパッケージ3687Aの場合、GPIOが768個あり、そのうち384個がLVDSです。Fタイルが3個あり、FGTチャネルでは最大48× 32Gbps NRZまたは36× 58Gbps PAMをサポートし、FHTチャネルでは8× 58Gbps NRZまたは8× 116Gbps PAM4をサポートします。Rタイルが1個あり、最大合計16× PCIe* (レーンあたり最大32Gbps)、 または16× CXL* レーンをサポートします。
デバイス パッケージ

(グリッド配列: 六角形)

3687A

(56mm × 52.5mm)

0.92mmピッチ

GPIO LVDS Fタイル ×3 Rタイル ×1
FGT FHT 32Gbps

PCIe*

CXL*
32Gbps

NRZ

58Gbps

PAM4

58Gbps

NRZ

116Gbps

PAM4

AGM 032 768 384 48 36 8 8 16 16
AGM 039 768 384 48 36 8 8 16 16
表 16.   インテル® Agilex™ MシリーズのFタイルおよびHBM2E搭載パッケージ表の読み取り例: AGM 032のパッケージ4700Bの場合、GPIOが768個あり、そのうち384個がLVDSです。Fタイルが3個あり、FGTチャネルでは最大64× 32Gbps NRZまたは48× 58Gbps PAM4をサポートし、FHTチャネルでは最大合計8× 58Gbps NRZ、または8× 116Gbps PAM4をサポートします。これらのデバイスは、16GBまたは32GBのパッケージ内HBM2Eメモリーで使用可能です。
デバイス パッケージ

(グリッド配列: 六角形)

4700B

(56mm × 66mm)

0.92mmピッチ

GPIO LVDS Fタイル ×3 HBM2E (GB)
FGT FHT
32Gbps

NRZ

58Gbps

PAM4

58Gbps

NRZ

116Gbps

PAM4

AGM 032 768 384 64 48 8 8 16 / 32
AGM 039 768 384 64 48 8 8 16 / 32
表 17.   インテル® Agilex™ MシリーズのFタイル、RタイルおよびHBM2E搭載パッケージ表の読み取り例: AGM 032のパッケージ4700Aの場合、GPIOが768個あり、そのうち384個がLVDSです。Fタイルが3個あり、FGTチャネルでは最大48× 32Gbps NRZまたは36× 58Gbps PAMをサポートし、FHTチャネルでは8× 58Gbps NRZまたは8× 116Gbps PAM4をサポートします。Rタイルが1個あり、最大合計16× PCIe* (レーンあたり最大32Gbps) をサポートします。これらのデバイスは、16GBまたは32GBのパッケージ内HBM2Eメモリーで使用可能です。
デバイス パッケージ

(グリッド配列: 六角形)

4700A

(56mm × 66mm)

0.92mmピッチ

GPIO LVDS Fタイル ×3 Rタイル ×1 HBM2E (GB)
FGT FHT 32Gbps

PCIe*

CXL*
32Gbps

NRZ

58Gbps

PAM4

58Gbps

NRZ

116Gbps

PAM4

AGM 032 768 384 48 36 8 8 16 16 16 / 32
AGM 039 768 384 48 36 8 8 16 16 16 / 32
26 インテル® Xeon® スケーラブル・プロセッサー用最大 CXL* レーン。
27 パッケージ 3687Aで使用可能。
28 最大Fタイル汎用トランシーバー (FGT) RSおよびKP FEC NRZ最大32Gbps、またはPAM4最大58Gbps。
29 最大Fタイル高速トランシーバー (FHT) RS およびKP FEC NRZ最大58Gbps、またはPAM4最大116Gbps。
30 最大10、25、40、50、100、200、および400GbE MAC、およびFECハードIPブロック。
31 最大 PCIe* ハードIPブロック ( PCIe* 4.0 ×16)、または分岐可能な PCIe* 4.0 ×8 (EP) 2個または PCIe* 4.0 ×4 (RP) 4個。
32 最大 PCIe* ハードIPブロック ( PCIe* 5.0 ×16) 、または分岐可能な PCIe* 5.0 ×8 (EP) 2個または PCIe* 5.0 ×4 (RP) 4個。
33 パッケージ3184Bに最大4個のFタイル
34 3184Bパッケージに最大4個の PCIe* コントローラー
35 最大 CXL* ハードIPブロック ( PCIe* 5.0 ×16) エンドポイント