1.10. PCI Express* Gen1 / Gen2 / Gen3 / Gen4 / Gen5ハードIP
インテル® Agilex™ デバイスに含まれているエンベデッド PCI Express* ( PCIe* ) ハードIPは、パフォーマンス、使いやすさ、機能性の向上、そして設計者の生産性向上のためにデザインされています。
PCIe* ハードIPの構成は、PHY、データリンク、およびトランザクション層です。また、 PCIe* ハードIPでは、 PCIe* Gen1/Gen2/Gen3/Gen4 (PタイルおよびFタイル) およびGen5 (Rタイル) までのエンドポイントおよびルートポートのサポートを、2x8エンドポイントまたは4×4ルートポートのポート分岐サポート付きx1/x2/x4/x8/x16レーン・コンフィグレーションで行います。
さらに、TLバイパスモードが含まれています。これにより、 PCIe* ハードIPの使用が、 PCIe* スイッチ、VirtIO、その他のアプリケーションで可能になります。 PCIe* ハードIPは、コアロジックから独立して動作することができます (自律モード)。この機能により、 PCIe* リンクでは、電源投入とリンクトレーニングの完了が100 ms以内にできます。この間、デバイスの他の部分ではまだコンフィグレーション処理が継続しています。また、ハードIPの追加機能によって、8つの物理機能 / 2kの仮想機能を備えたシングルルートI/O仮想化 (SR-IOV)、VirtIO、スケーラブルIOV、およびオプションのプロトコル拡張などの新機能のサポートが容易になります。
PCIe* のハードIPによって、エンドツーエンドのデータパス保護が改善されました。これには、Error Checking and Correction (ECC) を使用しています。さらに、 PCIe* ハードIPではCvP機能をサポートしています。この時のレートは、 PCIe* Gen1/Gen2/Gen3/Gen4/Gen5です。