インテル® FPGA Power and Thermal Calculator ユーザーガイド

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ID 683445
日付 3/31/2023
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ドキュメント目次
ドキュメント目次 x
1. インテル® FPGA Power and Thermal Calculator の概要 2. インテル® FPGA Power and Thermal Calculator での消費電力の見積もり 3. インテル® FPGA Power and Thermal Calculator のグラフィカル・ユーザー・インターフェイス 4. インテル® FPGA Power and Thermal Calculator のページ 5. インテル® FPGA PTC の精度に影響する要素 6. インテル® FPGA Power and Thermal Calculator ユーザーガイドのアーカイブ 7. インテル® FPGA Power and Thermal Calculator ユーザーガイド改訂履歴 A. 静的消費電力の測定
1. インテル® FPGA Power and Thermal Calculator の概要 x
1.1. インテル FPGA Power and Thermal Calculator の入手方法 1.2. インテル® FPGA PTC 電力モデルのステータス 1.3. このドキュメントで使用されている消費電力に関する用語の定義
2. インテル® FPGA Power and Thermal Calculator での消費電力の見積もり x
2.1. FPGA の設計開始前における消費電力の見積もり 2.2. FPGA デザイン作成中の消費電力の見積もり 2.3. FPGA デザイン完成後の消費電力の見積もり 2.4. インテル® FPGA Power and Thermal Calculator でのデザイン階層の使用 2.5. デュアルコア・デバイスに向けた消費電力の見積もり
2.2. FPGA デザイン作成中の消費電力の見積もり x
2.2.1. インテル® Quartus® Prime Power Analyzer で生成された .qptc ファイルをインポートする場合
2.4. インテル® FPGA Power and Thermal Calculator でのデザイン階層の使用 x
2.4.1. インテル® FPGA PTC への階層情報の入力 2.4.2. インテル® FPGA PTC における階層のエクスポート、インポート、複製、名前変更、および削除
3. インテル® FPGA Power and Thermal Calculator のグラフィカル・ユーザー・インターフェイス x
3.1. インテル® FPGA PTC の Select Family ダイアログボックス 3.2. インテル® FPGA PTC の主な GUI コンポーネント 3.3. データ入力ページからの行の削除 3.4. インテル® FPGA PTC - IP Wizard
3.2. インテル® FPGA PTC の主な GUI コンポーネント x
3.2.1. インテル® FPGA PTC のデータ入力ページ 3.2.2. インテル® FPGA PTC の Hierarchy Manager 3.2.3. インテル® FPGA PTC のフィールドタイプ 3.2.4. インテル® FPGA PTC のデータ入力エラーメッセージ
3.2.3. インテル® FPGA PTC のフィールドタイプ x
3.2.3.1. インテル® FPGA PTC の入力フィールドの依存関係
4. インテル® FPGA Power and Thermal Calculator のページ x
4.1. インテル® FPGA PTC - Power Summary/Navigation 4.2. インテル® FPGA PTC - 共通のページ要素 4.3. インテル® FPGA PTC - Main ページ 4.4. インテル® FPGA PTC - Logic ページ 4.5. インテル® FPGA PTC - RAM ページ 4.6. インテル® FPGA PTC - DSP ページ 4.7. インテル® FPGA PTC - Clock ページ 4.8. インテル® FPGA PTC - PLL ページ 4.9. インテル® FPGA PTC - I/O ページ 4.10. インテル® FPGA PTC - Transceiver ページ 4.11. インテル® FPGA PTC - HPS ページ 4.12. インテル® FPGA PTC - Crypto ページ 4.13. インテル FPGA PTC - NOC ページ 4.14. インテル® FPGA PTC - HBM ページ 4.15. インテル® FPGA PTC - Thermal ページ 4.16. インテル® FPGA PTC - Report ページ
4.3. インテル® FPGA PTC - Main ページ x
4.3.1. インテル® FPGA PTC - Device Selection ウィンドウと Thermal Analysis ウィンドウ
4.10. インテル® FPGA PTC - Transceiver ページ x
4.10.1. インテル Power and Thermal Calculator での E タイルチャネルの PLL 消費電力の見積もり
5. インテル® FPGA PTC の精度に影響する要素 x
5.1. トグルレート 5.2. I/O バンクの割り当て
1. インテル® FPGA Power and Thermal Calculator の概要
2. インテル® FPGA Power and Thermal Calculator での消費電力の見積もり
3. インテル® FPGA Power and Thermal Calculator のグラフィカル・ユーザー・インターフェイス
4. インテル® FPGA Power and Thermal Calculator のページ
5. インテル® FPGA PTC の精度に影響する要素
6. インテル® FPGA Power and Thermal Calculator ユーザーガイドのアーカイブ
7. インテル® FPGA Power and Thermal Calculator ユーザーガイド改訂履歴
A. 静的消費電力の測定

4.10. インテル® FPGA PTC - Transceiver ページ

インテル® FPGA Power and Thermal Calculator (PTC) の Transceiver データ入力ページでは、デザイン内のすべてのモジュールのトランシーバー・リソースとその設定を入力することができます。 このページには、トランシーバー I/O ピンの消費電力が含まれます。
表 19.  Transceiver ページの一般設定
入力パラメーター 詳細
Total Thermal Power (W) このページのすべてのモジュールで消費される総電力です (ワット)。
Treatment of Unused Transceiver Dies ( Intel Agilex® 7 デザインのみ) Intel Agilex® 7 のデザインにおいて、未使用のトランシーバー・ダイ、または未使用のチャネルを備える使用トランシーバー・ダイの処理方法を指定します。次のオプションが利用可能です。
  • Power Down Unused Dies - 未使用のダイの電源レールは 0V に設定されます。P タイルおよび E タイルのデバイスには適用されません。
  • Power Up Unused Dies - 未使用のダイの電源レールは 0 以外の電圧に設定されます。
  • Preserve Unused Channels on Used and Unused Dies - 未使用のダイの電源レールは 0 以外の電圧に設定され、ダイの未使用の PMA レーンはすべて保持されます。Preserve Unused Channels on Used and Unused Dies を選択すると、タイルでの動作は、次のグローバル .qsf 割り当てを使用する場合と同じになります。
    set_global_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON
Treatment of Unused HSSI Dies ( インテル® Stratix® 10 デザインのみ)

インテル® Stratix® 10 デバイスでは、HSSI ダイでトランシーバー・チャネルまたは PLL が使用されていない場合は、ダイの電源を切断する、もしくは投入したままにすることができます。電源が供給されている未使用ダイの電圧を選択することで、静的消費電力を最小限に抑える、もしくは必要な電源電圧数を最小限に抑えることができます。

例えば、アクティブな H タイル・トランシーバー・チャネルで VCCR_GXB = 1.12V を使用している場合に、Minimize Leakage を選択すると、電力が供給される未使用の H タイルダイでは、サポートされている最低電圧の VCCR_GXB = 1.03V を使用すると想定されます。よって、リークが最小限に抑えられます。

Minimize Number of Supply Voltages を選択すると、電力が供給される未使用のバンクでは、アクティブなチャネルで使用される電圧の VCCR_GXB = 1.12V を使用すると想定されます。よって、VCCR_GXB での 1.03V 電源の必要性がなくなります。

インテル FPGA PTC は、XCVR ページの XCVR Die ID、Starting Channel Location、および # of Channels 列の情報を PLL ページの # PLL Blocks と XCVR Die ID 列の情報とともに使用し、ダイがアクティブに使用されているかを判断します。この設定は、E タイルまたは P タイルのトランシーバーには適用されません。これらのトランシーバー・ダイの電源を切断することはできません。

図 37.  インテル® FPGA PTC の Transceiver ページ


Transceiver ページの各行は、個別のトランシーバー・ドメインを表します。各トランシーバー・ドメインに次のパラメーターを入力します。

表 20.  Transceiver ページの情報
列の見出し 詳細
Entity Name エンティティー名を指定します。これはオプションの値です。
Full Hierarchy Name このエントリーに関連する階層パスを指定します。この入力はオプションです。階層レベルを入力する際は、パイプ文字 (|) で階層レベルを表します。
Tile

トランシーバー・チャネルが配置されているトランシーバー・ダイのタイプを指定します。一部のデバイスには、複数のタイプのトランシーバー・ダイが含まれている場合があります。

このフィールドは、Main ページで選択するデバイスオプションに応じて変化します。

XCVR Die ID この行のトランシーバー・チャネルが配置されているトランシーバー・ダイを指定します。
Protocol Mode PCS、HIP、および PCIE ブロックが動作するモードを指定します。このモードは、XCVR タイルと、この行のチャネルが実装する通信プロトコルまたは標準によって異なります。
Operation Mode

ハードウェアが全二重トランシーバー・モード (レシーバーとトランスミッター)、レシーバー専用モード、またはトランスミッター専用モードのいずれにコンフィグレーションされているかを指定します。許可される値は、選択しているタイルとプロトコルモードによって異なります。
Modulation Mode トランシーバー・チャネルのデータ変調モードを指定します。このフィールドは、E タイル・トランシーバーにのみ適用されます。High Data Rate PAM4 をこのフィールドに選択すると、2 つの物理チャネルがペアになり 1 つの論理チャネルを表します。# of Channels を指定する際は、物理チャネル数 (つまり 2 の倍数) を入力します。
Starting Channel Location この行で指定されているチャネルのダイ内の開始位置を指定します。例えば、特定の行に 3 つのチャネルが含まれており、開始位置が 12 に指定されている場合、チャネルは位置 12、13、および 14 にあると想定されます。位置 0 は、トランシーバー・ダイの一番下のチャネルを表します。
# of PMAs

このトランシーバー・ドメインで使用される物理メディア・アタッチメント (PMA) の数を指定します。各行は 1 つのトランシーバー・ドメインを表します。これらの PMA は 1 つのトランシーバー・バンク、または複数の隣接トランシーバー・バンクにグループ化され、1 つまたは複数の共通トランスミッター PLL によってクロックが提供されます。E タイル・トランシーバーでは、選択している変調モードが High Data Rate PAM4 の場合、2 つの物理チャネルを入力して 1 つの論理チャネルを表します。これは、 Intel Agilex® 7 デバイスにのみ該当します。

F タイル・トランシーバーの場合

  • デジタル/アナログ・インターフェイス幅が 40 未満の PMA ではそれぞれ、1 つのストリームを使用します。
  • デジタル/アナログ・インターフェイス幅が 60 の PMA ではそれぞれ、2 つのストリームを使用します。
  • デジタル/アナログ・インターフェイス幅が 128 の PMA ではそれぞれ、4 つのストリームを使用します。

PMA とストリームの詳細に関しては、F タイルのアーキテクチャーと PMA および FEC Direct PHY IP のユーザーガイドを参照してください。

# of Channels

このトランシーバー・ドメインで使用されるチャネル数を指定します。各行は 1 つのトランシーバー・ドメインを表します。これらのチャネルは、1 つのトランシーバー・バンクまたは複数の隣接トランシーバー・バンクにグループ化され、1 つまたは複数の共通トランスミッター PLL によってクロックが提供されます。Eタイル・トランシーバーでは、選択している変調モードが High Data Rate PAM4 の場合、2 つの物理チャネルを入力して 1 つの論理チャネルを表します。これは、 インテル® Stratix® 10 デバイスにのみ該当します。

Digital/Analog Interface Width

PCS と PMA 間のパラレル・データ・バスの幅を指定します。

E タイルの PMA Direct の場合、FPGA FIFO でインターフェイスを拡張する場合でも、PMA のパラレルデータ幅に設定します。例えば、25Gbps の PMA Direct の場合は通常、この値を 32 に設定します。FEC または EHIP を使用する場合は、NRZ モードではこの値を 32、PAM4 モードでは 64 に設定します。

Data Rate (Mbps) トランシーバーのデータレートを指定します (Mbps)。許可される値は、選択しているプロトコルモードとデバイスによって異なります。
PLD Clock Frequency (MHz) PLD クロックの周波数を指定します。これは、P タイル・トランシーバーで、選択しているプロトコルが PCIe gen4 の場合にのみ適用されます。
Power Mode

E タイル・トランシーバーは、Normal Power Mode または Low Power Mode のいずれかで動作することができます。

ボードの設計では最大の電力条件を考慮する必要があるため、熱解析およびレギュレーターのサイズ調整には、E タイル・トランシーバーを Normal Power Mode に設定する必要があります。トランシーバーを Normal Power Mode から Low Power Mode に切り替える方法に関しては、E タイル・トランシーバー PHY ユーザーガイドを参照してください。

FEC 前方誤り訂正 (FEC) の設定を指定します。このフィールドは、E タイルのトランシーバーにのみ適用されます。
EHIP イーサネット・ハード IP プロトコルを指定します。このフィールドは、E タイルおよび F タイルのトランシーバーにのみ適用されます。
Digital Frequency (MHz) トランシーバーのデジタル部分 (FEC よび EHIP を含む) が動作するデジタル周波数を指定します。このフィールドは、E タイル・トランシーバーにのみ適用されます。
# Refclks 使用するリファレンス・クロックの数を指定します。このタイルの別のインターフェイスで同じリファレンス・クロックを使用しており、このクロックを別の行にすでに入力している場合は、この行に 0 を入力して二重カウントを防ぎます。このフィールドは、E タイルのトランシーバーにのみ適用されます。
Refclk Frequency (MHz) リファレンス・クロックの周波数を指定します。このフィールドは、E タイルおよび F タイルのトランシーバーにのみ適用されます。
Application

アプリケーション・タイプを指定します。これにより、高度なチャネルオプションの値が決まります。Custom を選択し、現在の行で高度なチャネルオプションの手動編集ができるようにします。このフィールドは、L タイルおよび H タイルのトランシーバーにのみ適用されます。
VCCR_GXB and VCCT_GXB Voltage VCCR_GXB と VCCT_GXB レールの電圧を指定します。許可される値は、選択しているデバイスとデータレートによって異なります。このフィールドは、L タイルおよび H タイルのトランシーバーにのみ適用されます。
VOD Setting トランスミッター・チャネルの PMA の出力差動電圧 (VOD) の設定です。この設定を有効にするには、Application 列で Custom を選択します。このフィールドは、L タイルおよび H タイルのトランシーバーにのみ適用されます。
VOD Voltage トランスミッター・チャネルのPMAの出力差動電圧 (VOD) です (mV)。この電圧は、VOD の設定と VCCT_GXB の電圧によって異なります。このフィールドは、L タイルおよび H タイルのトランシーバーにのみ適用されます。
First Pre-Tap トランスミッター・チャネルの PMA で使用するプリエンファシス設定を指定します。タップ値が 0 の場合はオフに設定します。それ以外の場合はオンに設定します。プリエンファシス設定がオンに設定されている場合、消費電力はそれぞれのタップの大きさや符号 (正または負) に影響されません。これらの設定を有効にするには、Application 列で Custom を選択します。
First Post-Tap
DFE DFE (判定帰還型イコライザー) のモードを指定します。許可される値は、選択しているデータレートによって異なります。この設定を有効にするには、Application 列で Custom を選択します。このフィールドは、L タイルおよび H タイルのトランシーバーにのみ適用されます。
Adaptation 適応機能を使用するかを指定します。チャネルで CTLE 適応または DFE 適応のいずれかを使用する場合は、このオプションを有効にする必要があります。この設定を有効にするには、Application 列で Custom を選択します。このフィールドは、L タイルおよび H タイルのトランシーバーにのみ適用されます。
Transmitter High-Speed Compensation 電源供給ネットワーク (PDN) によるシンボル間干渉 (ISI) 補正を TX ドライバーで有効にするかを指定します。この設定を有効にするには、Application 列で Custom を選択します。このフィールドは、L タイルおよび H タイルのトランシーバーにのみ適用されます。
User Comments 任意のコメントを入力します。この入力はオプションです。

サポートされているデバイスファミリーのトランシーバー・アーキテクチャーの詳細に関しては、 Intel Agilex® 7 デバイスの該当するトランシーバー PHY ユーザーガイドを参照してください。


セクションの内容
インテル Power and Thermal Calculator での E タイルチャネルの PLL 消費電力の見積もり

レベル 2 の表題