2.2. EMIFピンの使用上の制約
EMIFでの使用にリリースされるFPGA I/Oバンクレーンは、外部メモリー・インターフェイスのコンフィグレーションに基づき必要最小限に制限されます。EMIFインターフェイスで使用されるピンはすべて、これらのバンクレーン内に配置する必要があります。例えば、インターフェイスの幅が64ビット幅でない場合は、CLKまたはRZQピンを含むEMIFピンを2Iバンクに配置しないでください。さらに、インターフェイスが16ビット幅の場合は、EMIFピンをバンク2J、レーン2および3に配置しないでください。
インテル® Arria® 10 SoC FPGAのHPS EMIFピンをEarly I/O Release機能ではアクティブ化されないバンクレーンに配置すると、キャリブレーションに失敗します。この制約に違反しているデザインは、Early I/O Release機能を無効にしている場合はキャリブレーションに合格し、この機能を有効にしている場合にのみ失敗する可能性があります。プラットフォーム・デザイナーのツールでは、Early I/O Release機能を無効にしてビルドを行う際はこの状態を警告としてフラグで示し、この機能を有効にしてビルドを行う際はこの状態をエラーに引き上げます。
図 3. インテル® Arria® 10 SoC EMIFピンのオプション