2. デザインにおける制約
インテル® Arria® 10 SoC FPGAのEarly I/O Release機能を有効にする場合は、デザインに制約が伴います。これらの制約は、デザインのプランニング・プロセス時に評価する必要があります。これらの制約は、既存のデザインでこの機能を有効にする前にも検討し、不要なデザインのデバッグ作業を回避する必要があります。
2. デザインにおける制約
インテル® Arria® 10 SoC FPGAのEarly I/O Release機能を有効にする場合は、デザインに制約が伴います。これらの制約は、デザインのプランニング・プロセス時に評価する必要があります。これらの制約は、既存のデザインでこの機能を有効にする前にも検討し、不要なデザインのデバッグ作業を回避する必要があります。