Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683426
日付 8/23/2021
Public
ドキュメント目次
ドキュメント目次 x
1. LL Ethernet 10G MACについて 2. はじめに 3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 4. 機能の説明 5. コンフィグレーション・レジスター 6. インターフェイス信号 7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ 8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴
1. LL Ethernet 10G MACについて x
1.1. 機能 1.2. リリース情報 1.3. LL Ethernet 10G MACの動作モード 1.4. デバイスファミリーのサポート 1.5. パフォーマンスとリソース使用率
1.1. 機能 x
1.1.1. LL Ethernet 10G MACと従来の10Gbps Ethernet MAC
1.5. パフォーマンスとリソース使用率 x
1.5.1. リソース利用率 1.5.2. TXとRXレイテンシー
2. はじめに x
2.1. インテルFPGA IPコアの紹介 2.2. Intel® FPGA IPコアのインストールとライセンス取得 2.3. IPコアのパラメーターとオプションの指定 ( インテル® Quartus® Primeプロ・エディション) 2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.5. インテルIPコア用に生成されるファイル (従来のパラメーター・エディター) 2.6. インテルFPGA IPコアのシミュレーション 2.7. デザイン階層と一致するSignal Tapデバッグファイルの作成 2.8. LL Ethernet 10G MAC Intel® FPGA IPコアのパラメーター設定 2.9. LL Ethernet 10G MAC Intel® FPGA IPコアのアップグレード 2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項
2.10. LL Ethernet 10G MAC Intel® FPGA IPコアのデザインの考慮事項 x
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 2.10.2. タイミング制約 2.10.3. PLLクロックのジッター
2.10.1. 従来のEthernet 10G MACからLL Ethernet 10G MACへの移行 x
2.10.1.1. 移行 - Avalon Streamingインターフェイス上の32ビットのデータパス 2.10.1.2. 移行 - Avalon Streamingインターフェイス上の64ビットの維持
2.10.2. タイミング制約 x
2.10.2.1. 疑似静的CSRフィールド 2.10.2.2. クロッククロッサー 2.10.2.3. デュアルクロックFIFO
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例 x
3.1. インテル® Stratix® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.2. インテル® Arria® 10デバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例 3.3. インテル® Cyclone® 10 GXデバイスのLL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明 x
4.1. アーキテクチャー 4.2. インターフェイス 4.3. フレームタイプ 4.4. TXデータパス 4.5. RXデータパス 4.6. フロー制御 4.7. リセットの要件 4.8. サポートされているPHY 4.9. XGMIIエラー処理 (リンク障害) 4.10. IEEE 1588v2
4.4. TXデータパス x
4.4.1. バイト挿入のパディング 4.4.2. アドレスの挿入 4.4.3. CRC-32の挿入 4.4.4. XGMIIのカプセル化 4.4.5. パケット間ギャップの生成と挿入 4.4.6. XGMIIの送信 4.4.7. 単方向機能 4.4.8. TXのタイミング図
4.5. RXデータパス x
4.5.1. XGMIIのカプセル化 4.5.2. CRCのチェック 4.5.3. アドレスチェック 4.5.4. フレームタイプのチェック 4.5.5. 長さのチェック 4.5.6. CRCとパディングバイトの削除 4.5.7. オーバーフロー処理 4.5.8. RXのタイミング図
4.5.5. 長さのチェック x
4.5.5.1. フレーム長 4.5.5.2. ペイロード長
4.6. フロー制御 x
4.6.1. IEEE 802.3フロー制御 4.6.2. 優先順位ベースのフロー制御
4.6.1. IEEE 802.3フロー制御 x
4.6.1.1. 一時停止フレームの受信 4.6.1.2. 一時停止フレームの送信
4.6.2. 優先順位ベースのフロー制御 x
4.6.2.1. PFCフレームの受信 4.6.2.2. PFCフレームの送信
4.8. サポートされているPHY x
4.8.1. 10GBASE-Rレジスターモード
4.10. IEEE 1588v2 x
4.10.1. アーキテクチャー 4.10.2. TXデータパス 4.10.3. RXデータパス 4.10.4. フレーム形式
4.10.4. フレーム形式 x
4.10.4.1. IEEE 802.3のPTPパケット 4.10.4.2. UDP/IPv4を経由したPTPパケット 4.10.4.3. UDP/IPv6を経由したPTPパケット
5. コンフィグレーション・レジスター x
5.1. レジスターマップ 5.2. レジスターアクセスの定義 5.3. プライマリーMACアドレス 5.4. MAC Reset Controlレジスター 5.5. TX Configuration and Statusレジスター 5.6. Flow Controlレジスター 5.7. Unidirectional Controlレジスター 5.8. RX Configuration and Statusレジスター 5.9. Timestampレジスター 5.10. ECCレジスター 5.11. Statisticsレジスター
5.1. レジスターマップ x
5.1.1. 10Gbps Ethernet MACレジスターからLL Ethernet 10G MACレジスターへのマッピング
5.9. Timestampレジスター x
5.9.1. タイミング調整の計算
6. インターフェイス信号 x
6.1. クロックおよびリセット信号 6.2. 速度選択信号 6.3. エラー訂正信号 6.4. 単方向信号 6.5. Avalon® Memory-Mappedインターフェイスのプログラミング信号 6.6. Avalon® ストリーミングのデータ・インターフェイス 6.7. Avalon® ストリーミング・フロー制御信号 6.8. Avalon® ストリーミング・ステータス・インターフェイス 6.9. PHY側インターフェイス 6.10. IEEE 1588v2インターフェイス
6.6. Avalon® ストリーミングのデータ・インターフェイス x
6.6.1. Avalon® ストリーミングTXデータ・インターフェイスの信号 6.6.2. Avalon® ストリーミングRXデータ・インターフェイスの信号 6.6.3. Avalon® ストリーミング・データ・インターフェイスのクロック
6.8. Avalon® ストリーミング・ステータス・インターフェイス x
6.8.1. Avalon® ストリーミング・インターフェイスのTXステータス信号 6.8.2. Avalon® ストリーミングのRXステータス信号
6.9. PHY側インターフェイス x
6.9.1. XGMII TX信号 6.9.2. XGMII RX信号 6.9.3. GMII TX信号 6.9.4. GMII RX信号 6.9.5. MII TX信号 6.9.6. MII RX信号
6.10. IEEE 1588v2インターフェイス x
6.10.1. IEEE 1588v2 Egress TX信号 6.10.2. IEEE 1588v2 Ingress RX信号 6.10.3. IEEE 1588v2インターフェイスのクロック
1. LL Ethernet 10G MACについて
2. はじめに
3. LL Ethernet 10G MAC Intel® FPGA IPのデザイン例
4. 機能の説明
5. コンフィグレーション・レジスター
6. インターフェイス信号
7. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイド・アーカイブ
8. Low Latency Ethernet 10G MAC Intel® FPGA IPユーザーガイドの改訂履歴

2.4. IPコア生成の出力 (インテルQuartus Primeプロ・エディション)

インテル® Quartus® Prime開発ソフトウェアはプラットフォーム・デザイナーのシステムの一部ではない、個別のIPコアにおいて次の出力ファイル構造を生成します。
図 5. 個々のIPコアの生成された出力 (インテルQuartus Primeプロ・エディション)


表 12.  インテルFPGA IP生成の出力ファイル
ファイル名 説明
<your_ip>.ip トップレベルのIPバリエーション・ファイルです。プロジェクトでのIPコアのパラメーター化を含みます。IPバリエーションがプラットフォーム・デザイナーのシステムの一部の場合、パラメーター・エディターは .qsys ファイルを生成します。
<your_ip>.cmp VHDL Component Declaration (.cmp) ファイルです。VHDLデザインファイルで使用するローカル・ジェネリックとポート定義を含むテキストファイルです。
<your_ip>_generation.rpt IPまたはプラットフォーム・デザイナー生成のログファイルです。IP生成中のメッセージの要約を示します。
<your_ip>.qgsimc (プラットフォーム・デザイナーのシステムのみ) シミュレーション・キャッシング・ファイルです。.qsys と .ip ファイルをプラットフォーム・デザイナーのシステムとIPコアの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。
<your_ip>.qgsynth (プラットフォーム・デザイナーのシステムのみ) 合成キャッシング・ファイルです。.qsys と .ip ファイルをプラットフォーム・デザイナーのシステムとIPコアの現在のパラメーター化と比較します。この比較により、プラットフォーム・デザイナーがHDLの再生成をスキップできるかどうかが決定されます。
<your_ip>.qip IPコンポーネントを統合し、コンパイルするためのすべての情報を含みます。
<your_ip>.csv IPコンポーネントのアップグレード・ステータスに関する情報を含みます。
<your_ip>.bsf Block Diagramファイル (.bdf) で使用するIPバリエーションの表記です。
<your_ip>.spd シミュレーション・スクリプトの生成のために ip-make-simscript で必要な入力ファイルです。.spd ファイルは、シミュレーション向けに生成されるファイルのリスト、およびユーザーが初期化するメモリーの情報を含みます。
<your_ip>.ppf Pin Plannerで使用するために作成するIPコンポーネントのポートおよびノードの割り当てを格納するPin Plannerファイル (.ppf) です。
<your_ip>_bb.v ブラックボックスとして使用するために、emptyのモジュール宣言として使用する _bb.v (Verilog blackbox) ファイルです。
<your_ip>_inst.v または _inst.vhd HDL例のテンプレート・インスタンスです。IPバリエーションのインスタンス化には、このファイル内容をコピーして、HDLファイルに貼り付けます。
<your_ip>.regmap IPがレジスター情報を含む場合、 インテル® Quartus® Prime開発ソフトウェアは .regmap ファイルを生成します。.regmap ファイルは、マスターおよびスレーブ・インターフェイスのレジスターマップ情報を記述しています。このファイルは、システムに関するより詳細なレジスター情報を提供することで、.sopcinfo ファイルを補完します。このファイルにより、System Consoleでのレジスター・ディスプレイ・ビューおよびユーザーによるカスタマイズ可能な統計が可能になります。
<your_ip>.svd

プラットフォーム・デザイナーのシステム内でHPSに接続されているペリフェラルのレジスターマップを、HPS System Debugツールで表示できるようにします。

合成中、 インテル® Quartus® Prime開発ソフトウェアは、デバッグセッションでSystem Consoleマスターが認識可能なスレーブ・インターフェイスの .svd ファイルを .sof ファイルに格納します。System Consoleはこのセクションを読み出し、これによりプラットフォーム・デザイナーがレジスターマップ情報を照会します。システムスレーブに対しては、プラットフォーム・デザイナーは名前によりそのレジスターにアクセスします。

<your_ip>.v

<your_ip>.vhd

合成またはシミュレーション向けに各サブモジュールまたは子IPコアをインスタンス化するHDLファイルです。
mentor/ シミュレーションの設定および実行のための msim_setup.tcl スクリプトを含みます。
aldec/ シミュレーションの設定および実行のための rivierapro_setup.tcl スクリプトを含みます。

/synopsys/vcs

/synopsys/vcsmx

シミュレーションの設定および実行のためのシェルスクリプトである vcs_setup.sh を含みます。

シミュレーションの設定および実行のためのシェルスクリプトである vcsmx_setup.sh および synopsys_sim.setup ファイルを含みます。

/cadence シミュレーションの設定および実行を行うシェルスクリプトの ncsim_setup.sh およびその他のセットアップ・ファイルを含みます。
/xcelium シミュレーションの設定および実行のためのParallelシミュレーター・シェル・スクリプトである xcelium_setup.sh およびその他の設定ファイルを含みます。
/submodules IPコア・サブモジュールのHDLファイルを含みます。
<IP submodule>/ プラットフォーム・デザイナーは、プラットフォーム・デザイナーが生成する各IPサブモジュール・ディレクトリーの /synth および /sim サブディレクトリーを生成します。
レベル 2 の表題