汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 683419
日付 4/20/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド x
1.1. リリース情報 1.2. デバイスファミリー・サポート 1.3. 信号 1.4. パラメーター 1.5. レジスター・マップ 1.6. Intel® FPGA IPの使用 1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン 1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス 1.9. Nios II HALドライバー 1.10. 汎用シリアルフラッシュインターフェース Intel® FPGA IP ユーザーガイドアーカイブ 1.11. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPユーザーガイドの改訂履歴
1.6. Intel® FPGA IPの使用 x
1.6.1. コントロール・ステータス・レジスターのバイトイネーブル 1.6.2. メモリー操作 1.6.3. バイトイネーブル 1.6.4. I/Oピンの制約
1.6.3. バイトイネーブル x
1.6.3.1. バイトイネーブルのサポート
1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン x
1.7.1. ハードウェアおよびソフトウェア要件 1.7.2. 機能の説明 1.7.3. Nios® IIハードウェアシステムの作成 1.7.4. インテル® Quartus® Primeプロジェクトへのモジュールの統合 1.7.5. .sofファイルのプログラミング　 1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築
1.7.2. 機能の説明 x
1.7.2.1. リファレンス・デザインのコンポーネント 1.7.2.2. リファレンス・デザインアプリケーション・プログラム
1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築 x
1.7.6.1. リファレンス・デザインのインストール
1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス x
1.8.1. 動作コードを必要とするフラッシュ動作　 1.8.2. フラッシュレジスターを読み取るためのフラッシュ操作 1.8.3. フラッシュレジスターを書き込むためのフラッシュ操作 1.8.4. アドレスを必要とするフラッシュ操作 1.8.5. フラッシュからメモリーを読み取る 1.8.6. フラッシュのプログラミング
1.9. Nios II HALドライバー x
1.9.1. ドライバーのAPI
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド

1.3. 信号

図 1. 信号ブロック図一部の信号の包含と幅は、選択した動作モードと機能によって異なります。
表 2.  ポートの説明
信号 幅 入力/出力 説明
CSR向け Avalon® -メモリー・マップド・スレーブ・インターフェイス (avl_csr)
avl_csr_addr 6 入力 Avalon® -メモリー・マップド・アドレス・バス。アドレスバスはワードでアドレス指定されます。
avl_csr_read 1 入力 CSRへの Avalon® メモリーマップド読み出し制御
avl_csr_rddata 32 出力 CSRからの Avalon® メモリーマップド読み出しデータバス
avl_csr_write 1 入力 CSRへの Avalon® メモリーマップド書き込み制御
avl_csr_wrdata 32 入力 CSRへの Avalon® メモリーマップド書き込みバス。
avl_csr_waitrequest 1 出力 CSRからの Avalon® メモリーマップド待機要求制御。
avl_csr_rddata_valid 1 出力 有効な Avalon® メモリーマップド読み出しデータ。CSR 読み出しデータが使用可能であることを示します。
avl_csr_byteenable 4 入力 Avalon® CSRへのメモリー・マップド・バイトイネーブル制御。Use byteenable for CSRパラメーターを有効にした場合に使用できます。
Avalon® メモリーアクセス用のメモリー・マップド・スレーブ・インターフェイス（avl_mem）。
avl_mem_write 1 入力 Avalon® メモリーへのメモリーマップド書き込み制御
avl_mem_burstcount 7 入力 Avalon® メモリーのメモリーマップドバーストカウント。値の範囲は1〜64（最大ページサイズ）です。
avl_mem_waitrequest 1 出力 メモリーからの Avalon® メモリーマップドwaitrequest制御。
avl_mem_read 1 入力 Avalon® メモリーへのメモリーマップド読み取り制御
avl_mem_addr N 入力

Avalon® メモリー・マップド・アドレス・バス。アドレスバスはワードアドレス指定です。アドレスの幅は、フラッシュメモリーの密度によって異なります。

使用している場合 インテル® Arria® 10、 と インテル® Cyclone® 10 GX または、複数のフラッシュを備えた汎用I/Oを備えたサポートされているデバイスの場合は、CSRを記述してチップセレクトを選択します。 IPは、このアドレスを介してアクセスされるときに、選択されたフラッシュをターゲットにします。
avl_mem_wrdata 32 入力 メモリーへの Avalon® メモリーマップド書き込みデータバス
avl_mem_readddata 32 出力 メモリーからの Avalon® メモリーマップド読み出しデータバス
avl_mem_rddata_valid 1 出力 有効な Avalon® メモリーマップド読み出しデータ。メモリー読み出しデータが使用可能であることを示します。
avl_mem_byteenble 4 入力 メモリーへの Avalon® -メモリーマップド書き込みデータ・イネーブル・ビット。バーストモード時に、バイトイネーブル・バスのビットは常にすべてHighの状態になります (4'b1111)。
クロックとリセット
clk 1 入力 IPコアのクロックに使用される入力クロック
リセット 1 入力 コントローラーをリセットするための非同期リセット入力。
割り込み
irq 1 出力 割り込み信号で、不正な書き込みまたは不正な消去があるかを特定します
コンジット・インターフェイス 5
flash_data 4 双方向 フラッシュデバイスからデータを供給する入力/出力ポート
flash_dclk 1 出力 フラッシュデバイスにclock信号を提供します。
flash_ncs 1/3 出力 フラッシュデバイスにncs信号を提供します。
5 Enable interrupt interfaceパラメーターをイネーブルしたときの割り込み信号。
レベル 2 の表題