汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド

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ID 683419
日付 4/20/2022
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ドキュメント目次
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1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド x
1.1. リリース情報 1.2. デバイスファミリー・サポート 1.3. 信号 1.4. パラメーター 1.5. レジスター・マップ 1.6. Intel® FPGA IPの使用 1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン 1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス 1.9. Nios II HALドライバー 1.10. 汎用シリアルフラッシュインターフェース Intel® FPGA IP ユーザーガイドアーカイブ 1.11. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPユーザーガイドの改訂履歴
1.6. Intel® FPGA IPの使用 x
1.6.1. コントロール・ステータス・レジスターのバイトイネーブル 1.6.2. メモリー操作 1.6.3. バイトイネーブル 1.6.4. I/Oピンの制約
1.6.3. バイトイネーブル x
1.6.3.1. バイトイネーブルのサポート
1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン x
1.7.1. ハードウェアおよびソフトウェア要件 1.7.2. 機能の説明 1.7.3. Nios® IIハードウェアシステムの作成 1.7.4. インテル® Quartus® Primeプロジェクトへのモジュールの統合 1.7.5. .sofファイルのプログラミング　 1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築
1.7.2. 機能の説明 x
1.7.2.1. リファレンス・デザインのコンポーネント 1.7.2.2. リファレンス・デザインアプリケーション・プログラム
1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築 x
1.7.6.1. リファレンス・デザインのインストール
1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス x
1.8.1. 動作コードを必要とするフラッシュ動作　 1.8.2. フラッシュレジスターを読み取るためのフラッシュ操作 1.8.3. フラッシュレジスターを書き込むためのフラッシュ操作 1.8.4. アドレスを必要とするフラッシュ操作 1.8.5. フラッシュからメモリーを読み取る 1.8.6. フラッシュのプログラミング
1.9. Nios II HALドライバー x
1.9.1. ドライバーのAPI
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1.4. パラメーター

表 3.  パラメータの設定
パラメーター 選択可能な値 説明
Device Density 1、2、4、8、16、32、64、128、256、512、1024、および2048 Mbで使用されるフラッシュデバイスの密度。
Disable dedicated Active Serial interface — 信号をデザインのトップレベルにルーティングします。デザインにシリアルフラッシュローダーインテルFPGA IPを含める場合は、これを有効にします。
Enable Avalon-SPI slave interface — 信号をSPIピンインターフェースに変換します。
Number of Chip Select used

1

2

3

 フラッシュに接続されているチップセレクトの数を選択します。
Enable flash simulation model — シミュレーションにはデフォルトのEPCQ1024シミュレーションモデルを使用します。無効になっている場合は、を参照してください AN-720：デザインでのASMIブロックのシミュレーション 他のフラッシュシミュレーションモデルで使用するラッパーを作成するため。
Use byteenable for CSR — CSR書き込みデータインターフェイスのbyteenableをオンにします。
関連情報
レベル 2 の表題