汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド

ダウンロード PDF
ID 683419
日付 4/20/2022
Public

このドキュメントの新しいバージョンが利用できます。お客様は次のことを行ってください。 こちらをクリック 最新バージョンに移行する。

ドキュメント目次
ドキュメント目次 x
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド x
1.1. リリース情報 1.2. デバイスファミリー・サポート 1.3. 信号 1.4. パラメーター 1.5. レジスター・マップ 1.6. Intel® FPGA IPの使用 1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン 1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス 1.9. Nios II HALドライバー 1.10. 汎用シリアルフラッシュインターフェース Intel® FPGA IP ユーザーガイドアーカイブ 1.11. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPユーザーガイドの改訂履歴
1.6. Intel® FPGA IPの使用 x
1.6.1. コントロール・ステータス・レジスターのバイトイネーブル 1.6.2. メモリー操作 1.6.3. バイトイネーブル 1.6.4. I/Oピンの制約
1.6.3. バイトイネーブル x
1.6.3.1. バイトイネーブルのサポート
1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン x
1.7.1. ハードウェアおよびソフトウェア要件 1.7.2. 機能の説明 1.7.3. Nios® IIハードウェアシステムの作成 1.7.4. インテル® Quartus® Primeプロジェクトへのモジュールの統合 1.7.5. .sofファイルのプログラミング　 1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築
1.7.2. 機能の説明 x
1.7.2.1. リファレンス・デザインのコンポーネント 1.7.2.2. リファレンス・デザインアプリケーション・プログラム
1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築 x
1.7.6.1. リファレンス・デザインのインストール
1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス x
1.8.1. 動作コードを必要とするフラッシュ動作　 1.8.2. フラッシュレジスターを読み取るためのフラッシュ操作 1.8.3. フラッシュレジスターを書き込むためのフラッシュ操作 1.8.4. アドレスを必要とするフラッシュ操作 1.8.5. フラッシュからメモリーを読み取る 1.8.6. フラッシュのプログラミング
1.9. Nios II HALドライバー x
1.9.1. ドライバーのAPI
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド

1.6.2. メモリー操作

フラッシュ・メモリー・アクセス中に、IPは次の手順を実行して、直接読み取りまたは書き込み操作を実行できるようにします。

  • 書き込み操作の書き込みイネーブル
  • フラグ・ステータス・レジスターをチェックして、フラッシュで操作が完了したことを確認する
  • 操作完了時にwaitrequest信号をリリースする

メモリー操作は Avalon® メモリー・マップド操作。アドレスバスに正しいアドレスを設定し、書き込みトランザクションの場合はデータを書き込み、単一トランザクションまたは目的のバーストカウント値の場合はバーストカウントバス1を駆動し、書き込みまたは読み取り信号をトリガーする必要があります。

注: マルチフラッシュデバイスのセットアップでは、アドレスバスが拡張されてチップセレクト値が含まれます。
図 2. 8ワード書き込みバースト波形の例
図 3. 8ワードリーディングバースト波形の例
図 4. 1バイト書き込み byteenable = 4'b0001 波形例
注:

インテル® Quartus® Primeプロ・エディションソフトウェアでデザインをコンパイルすると、Generic Flash Serial Interface Intel® FPGA IP コアに 2 つの内部制約なしクロックがあります。 インテル® は、次のコマンドを使用してパスを制約することを推奨します。 

create_generated_clock -name <name_of_generated_clock> -source [get_ports <input_clock_name>] -divide_by 2 [get_registers <path_of_the_unconstrained_path>]
レベル 2 の表題