汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド

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ID 683419
日付 4/20/2022
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ドキュメント目次
ドキュメント目次 x
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド x
1.1. リリース情報 1.2. デバイスファミリー・サポート 1.3. 信号 1.4. パラメーター 1.5. レジスター・マップ 1.6. Intel® FPGA IPの使用 1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン 1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス 1.9. Nios II HALドライバー 1.10. 汎用シリアルフラッシュインターフェース Intel® FPGA IP ユーザーガイドアーカイブ 1.11. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPユーザーガイドの改訂履歴
1.6. Intel® FPGA IPの使用 x
1.6.1. コントロール・ステータス・レジスターのバイトイネーブル 1.6.2. メモリー操作 1.6.3. バイトイネーブル 1.6.4. I/Oピンの制約
1.6.3. バイトイネーブル x
1.6.3.1. バイトイネーブルのサポート
1.7. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP リファレンス・デザイン x
1.7.1. ハードウェアおよびソフトウェア要件 1.7.2. 機能の説明 1.7.3. Nios® IIハードウェアシステムの作成 1.7.4. インテル® Quartus® Primeプロジェクトへのモジュールの統合 1.7.5. .sofファイルのプログラミング　 1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築
1.7.2. 機能の説明 x
1.7.2.1. リファレンス・デザインのコンポーネント 1.7.2.2. リファレンス・デザインアプリケーション・プログラム
1.7.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築 x
1.7.6.1. リファレンス・デザインのインストール
1.8. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPを使用したフラッシュアクセス x
1.8.1. 動作コードを必要とするフラッシュ動作　 1.8.2. フラッシュレジスターを読み取るためのフラッシュ操作 1.8.3. フラッシュレジスターを書き込むためのフラッシュ操作 1.8.4. アドレスを必要とするフラッシュ操作 1.8.5. フラッシュからメモリーを読み取る 1.8.6. フラッシュのプログラミング
1.9. Nios II HALドライバー x
1.9.1. ドライバーのAPI
1. 汎用シリアル・フラッシュ・インターフェイスのインテル® FPGA IPユーザーガイド

1.11. 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPユーザーガイドの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeバージョン IP Version 変更内容
2022.04.20 22.1 20.1.1 表マップのレジスターの次のレジスターの予約ビット値を修正。 ：
  • 制御レジスターの31：8から31：9まで 。
  • 命令レジスターの読み出すの31:14から31:13まで 命令レジスターの読み出す。
2022.04.07 22.1 20.1.1 汎用シリアル・フラッシュ・インターフェイスを使用したフラッシュアクセスインテルFPGA IP 追加情報のあるセクションの説明を更新。
2021.11.09 21.2 20.1.1 CS遅延設定レジスター の マップのレジスター トピックを更新。
2021.06.21 21.2 20.1.1
  • デバイス・ファミリ・サポートのインストール
  • Nios® II HALドライバー：
    • を更新。intel_gsfi_get_info 表の説明： intel_gsfi_get_info。
    • を更新。intel_gsfi_read 表の説明： intel_gsfi_read。
    • Nios® II HALドライバー
    を更新。
  • ドライバーAPIアプリケーション トピックをを削除。
  • パケット・ジェネレーター・ベースのリファレンス・デザインのブロック図を更新。
2021.03.29 21.1 20.1.1
  • 次のセクション：
    • NiosIIHALドライバー
    • ドライバーAPI
    • ドライバーAPIアプリケーション
    を追加。
  • 表: マップのレジスターのダミーサイクルのデフォルト値を0xAから0x0に修正。。
  • プログラムフラッシュでページプログラムの実行（拡張モード）および4バイトクアッド入力高速プログラムの実行（クアッドSPIモード）の例の手順を更新。
2020.09.28 20.3 20.0.0
  • 新しいレジスター設定—tSHSLを追加。
  • 新しいセクション—I/Oピンの制約を追加。
  • の説明を更新 フラッシュシミュレーションモデルを有効にする 表： パラメーター設定。
  • 削除 ステータスレジスター操作の制御。
  • 次のトピックを更新。
    • 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP ユーザーガイド
    • リリース情報
    • メモリー操作
  • 汎用シリアル・フラッシュ・インターフェイスセクションの Intel® FPGA IP リファレンス・デザイン ハードウェアとソフトウェアの要件 を更新。
  • Intel® FPGA IP 表： リファレンス・デザインコンポーネントの説明でのオンチップメモリーの説明を更新 。
  • 作成 Nios® II ハードウェアシステムを更新。
    • 手順7cの説明を更新。
    • 図： 完了 プラットフォーム・デザイナー 繋がりを更新。
  • ドキュメントに編集上の軽微な更新を実行。
2020.05.08 20.1 19.2.1
  • 新しいセクション—リリース情報 と 制御ステータスレジスターバイトイネーブルを追加。
  • 表： パラメーター設定 新しいパラメーターを含めるには—CSRにbyteenableを使用するを更新。
  • 新しいインターフェイス信号 xcvr_ref_clk_1 を追加。
  • 図： 信号ブロック図を更新。
  • デバイスファミリのサポート トピックを更新。
2020.04.13 19.4 19.1.1
  • 文書タイトルを汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IPユーザーガイドに変更。
  • バイト有効化 セクションを追加。
  • タイミング制約のトピックに注記を追加。
  • メモリー操作 トピックを更新。
  • 最新のインテルのブランド規格を更新。
2019.11.27 19.3 19.1 タイミング制約のトピックに注記を追加。
2019.09.30 19.3 19.1
  • インテル® Agilex™ デバイスのサポートを追加。
  • デバイスファミリーへのサポートの項を更新。
  • ドキュメントに編集上の軽微を更新。
2018.11.09 18.1 18.1
  • Intel® FPGA IP 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP セクション。 を追加。
  • 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP コアユーザーガイドアーカイブ セクションを追加。
  • 汎用シリアル・フラッシュ・インターフェイス Intel® FPGA IP コアユーザーガイド に関する詳細情報を提供するセクションでの Intel® FPGA IP 汎用シリアル・フラッシュ・インターフェイス コアを更新。
  • 信号ブロック図 形の信号名を更新。
  • ポートの説明 テーブルのコンジットインターフェイス信号名を更新。
  • マップのレジスター テーブルの書き込み命令レジスターの書き込みオペコードフィールド名の説明を更新。
2018.05.16 18.0 18.0
  • 汎用シリアル・フラッシュ・インターフェイスインテルFPGA IPコアリファレンス・デザインファイル リンクを更新。
  • フラッシュ・コマンド・アドレス・レジスター の中に マップのレジスターを追加。
2018.05.07 18.0 18.0 初版。
レベル 2 の表題