汎用シリアル・フラッシュ・インターフェイスのインテルFPGA IPコアのユーザーガイド

ID 683419
日付 11/27/2019
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ドキュメント目次

1.2. 信号

図 1. UFM のブロック図
表 1.  ポートの説明
信号 入力/出力 説明
CSR用の Avalon® -MMスレーブ・インターフェイス(avl_csr)
avl_csr_addr  6 入力 Avalon® -MMアドレスバス。アドレスバス幅はワード・アドレッシング単位。
avl_csr_read  1 入力 CSRに対する Avalon® -MMリード制御。
avl_csr_rddata  32 出力 CSRから Avalon® -MMリード・データ・バス。
avl_csr_write  1 入力  CSRに対する Avalon® -MMライト制御。
avl_csr_wrdata  32 入力  Avalon® -MMがデータバスをCSRに書き込みます。
avl_csr_waitrequest  1 出力 CSRからの Avalon® -MM waitrequest制御
avl_csr_rddata_valid  1 出力 CSRリードデータが使用可能であることを示す有効なMMリードデータ。
メモリーアクセス用の Avalon® -MMスレーブ・インターフェイス(avl_ mem)
avl_mem_write  1 入力 メモリーへの Avalon® -MMライト制御
avl_mem_burstcount  7  入力  メモリーの Avalon® -MMバーストカウント。値の範囲は1〜64(最大ページサイズ)です。
avl_mem_waitrequest  1 出力 メモリーからの Avalon® -MM waitrequest制御。
avl_mem_read  1 入力 メモリーへの Avalon® -MMリード制御
avl_mem_addr  N 入力

Avalon® -MMアドレスバス。アドレスバスはワード・アドレッシングです。アドレスの幅は、フラッシュメモリーの密度によって異なります。

インテル® Arria® 10および インテル® Cyclone® 10 GXを使用している場合、または複数のフラッシュを備えた汎用I/Oを備えたサポートされているデバイスを使用している場合、CSRを記述してチップセレクトを選択します。このアドレスを介してアクセスされる場合、IPは選択されたフラッシュをターゲットにします。
avl_mem_wrdata  32 入力 メモリーへの Avalon® -MMライト・データ・バス
avl_mem_readddata  32 出力 メモリーからの Avalon® -MMリード・データ・バス。
avl_mem_rddata_valid  1 出力 Avalon® - メモリー・リード・データが使用可能であることを示す Avalon® -MMリードデータ有効。
avl_mem_byteenble  4 入力 メモリーへの Avalon® -MMのライト・データ・イネーブル・バス。バスをイネーブルします。バーストモード中、バイトイネーブルバスはロジックハイ、4'b1111になります。
クロックとリセット
clk 1 入力 IPコアをクロックする入力クロック。 
reset 1 入力 IP コアへの非同期リセット入力です。 
割り込み
Irq 1 出力 不正な書き込みまたは不正な消去があるかどうかを示す割り込み信号。 
コンジット・インターフェイス 2
flash_data 4 双方向 フラッシュデバイスからデータを供給するための入力ポートまたは出力ポート。 
flash_dclk  1  Output フラッシュデバイスにclock信号を提供します。
flash_ncs 1/3 出力 フラッシュデバイスにncs信号を提供します。 
2 Enable SPI pins interfaceパラメーターをイネーブルすると使用可能になります。