汎用シリアル・フラッシュ・インターフェイスのインテルFPGA IPコアのユーザーガイド

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ID 683419
日付 11/27/2019
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ドキュメント目次
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1. インテル® FPGA IP FPGAコンフィグレーションのユーザー・ガイド
1. インテル® FPGA IP FPGAコンフィグレーションのユーザー・ガイド x
1.1. デバイスファミリー・サポート 1.2. 信号 1.3. パラメーター 1.4. レジスター・マップ 1.5. 汎用シリアル・フラッシュ・インターフェイス IPの使用 1.6. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアおよびリファレンス・デザイン 1.7. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアを使用したフラッシュアクセス 1.8. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアのユーザーガイドのアーカイブ　 1.9. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアのユーザーガイドの改訂履歴
1.5. 汎用シリアル・フラッシュ・インターフェイス IPの使用 x
1.5.1. コントロール・ステータス・レジスター動作 1.5.2. メモリー動作
1.6. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアおよびリファレンス・デザイン x
1.6.1. ハードウェアおよびソフトウェア要件 1.6.2. 機能の説明 1.6.3. Nios® IIハードウェアシステムの作成 1.6.4. インテル® Quartus® Primeプロジェクトへのモジュールの統合 1.6.5. .sofファイルのプログラミング　 1.6.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築
1.6.2. 機能の説明 x
1.6.2.1. リファレンス・デザインのコンポーネント 1.6.2.2. リファレンス・デザイン・アプリケーションのプログラム
1.6.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築 x
1.6.6.1. リファレンス・デザインのインストール
1.7. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアを使用したフラッシュアクセス x
1.7.1. 動作コードを必要とするフラッシュ動作　 1.7.2. フラッシュレジスターを読み出すフラッシュ動作 1.7.3. フラッシュレジスターを書き込むフラッシュ動作 1.7.4. アドレスが必要なフラッシュ動作 1.7.5. フラッシュからメモリーを読み取る 1.7.6. プログラムフラッシュ
1. インテル® FPGA IP FPGAコンフィグレーションのユーザー・ガイド

1.3. パラメーター

表 2.  パラメーター設定
パラメーター 選択可能な値 説明
Device Density 1, 2, 4, 8, 16, 32, 64, 128, 256, 512, 1024, 2048 Mbで使用されるフラッシュデバイスの密度。　
Disable dedicated Active Serial interface — 信号をデザインの最上位にルーティングします。シリアル・フラッシュ・ローダーのインテルFPGA IPをデザインに含める場合、これをイネーブルします。
Enable SPI pins interface — 信号をSPIピン・インターフェイスに変換します。
Number of Chip Select used

1

2

3

 フラッシュに接続されているチップセレクトの数を選択します。　
Enable flash simulation model — シミュレーション・モデルにデバイス内のフラッシュを使用します。
レベル 2 の表題