汎用シリアル・フラッシュ・インターフェイスのインテルFPGA IPコアのユーザーガイド

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ID 683419
日付 11/27/2019
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ドキュメント目次
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1. インテル® FPGA IP FPGAコンフィグレーションのユーザー・ガイド
1. インテル® FPGA IP FPGAコンフィグレーションのユーザー・ガイド x
1.1. デバイスファミリー・サポート 1.2. 信号 1.3. パラメーター 1.4. レジスター・マップ 1.5. 汎用シリアル・フラッシュ・インターフェイス IPの使用 1.6. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアおよびリファレンス・デザイン 1.7. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアを使用したフラッシュアクセス 1.8. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアのユーザーガイドのアーカイブ　 1.9. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアのユーザーガイドの改訂履歴
1.5. 汎用シリアル・フラッシュ・インターフェイス IPの使用 x
1.5.1. コントロール・ステータス・レジスター動作 1.5.2. メモリー動作
1.6. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアおよびリファレンス・デザイン x
1.6.1. ハードウェアおよびソフトウェア要件 1.6.2. 機能の説明 1.6.3. Nios® IIハードウェアシステムの作成 1.6.4. インテル® Quartus® Primeプロジェクトへのモジュールの統合 1.6.5. .sofファイルのプログラミング　 1.6.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築
1.6.2. 機能の説明 x
1.6.2.1. リファレンス・デザインのコンポーネント 1.6.2.2. リファレンス・デザイン・アプリケーションのプログラム
1.6.6. Nios® II Software Build Toolsを使用したアプリケーション・ソフトウェア・システムの構築 x
1.6.6.1. リファレンス・デザインのインストール
1.7. 汎用シリアル・フラッシュ・インターフェイス インテル® FPGA IPコアを使用したフラッシュアクセス x
1.7.1. 動作コードを必要とするフラッシュ動作　 1.7.2. フラッシュレジスターを読み出すフラッシュ動作 1.7.3. フラッシュレジスターを書き込むフラッシュ動作 1.7.4. アドレスが必要なフラッシュ動作 1.7.5. フラッシュからメモリーを読み取る 1.7.6. プログラムフラッシュ
1. インテル® FPGA IP FPGAコンフィグレーションのユーザー・ガイド

1.5.2. メモリー動作

フラッシュ・メモリー・アクセス中に、IPコアは次の手順を実行して、直接リードまたはライト動作を実行できるようにします。

  • ライト動作のためのライトイネーブル
  • フラグ・ステータス・レジスターをチェックして、フラッシュで動作が完了したことを確認します。
  • 動作が完了したら、waitrequestシグナルを解放します。

メモリーー動作は Avalon® -MM動作に似ています。アドレスバスに正しい値を設定し、ライト・トランザクションの場合はデータを書き込み、単一トランザクションの場合はバーストカウントバス1を駆動し、目的のバーストカウント値を書き込み、ライトまたはリード信号をトリガーする必要があります。

注: 複数のフラッシュデバイスをセットアップする場合、アドレスバスはチップセレクト値を含むように拡張されます。　
図 2. 8ワードのライトバースト波形の例
図 3. 8ワードのリードバースト波形の例
図 4. 1バイトのライトbyteenable = 4'b0001波形の例
注:

インテル® Quartus® Primeプロ・エディションソフトウェアでデザインをコンパイルすると、Generic Flash Serial Interface インテル® FPGA IPコアに2つの内部制約のないクロックがあります。 Intel® は次のコマンドを使用してパスを制限することを推奨します。 

create_generated_clock -name <name_of_generated_clock> -source [get_ports <input_clock_name>] -divide_by 2 [get_registers <path_of_the_unconstrained_path>]
レベル 2 の表題