3.1. ボード・デカップリング・コンデンサー・ガイド
OPD (LSCおよびDSCとして) に加えて、 インテル® Agilex™ デバイスファミリーは、キャビティー・サイトまたはステートも提供します。これは、大きなサイズの裏面コンデンサーをダイまたはパッケージのできるだけ近くに配置して過渡電圧ドループ応答を改善し、2番目または3番目の電圧ドループを低減させます。合計15個のデカップリング・コンデンサーは (VCCコアとVCCHの底面コンデンサーについては表 11 を参照)、図 4 に示すように、9x 0805 47uF (VCCコアの場合) および6x 0603 22uF (VCCHの場合) を含む インテル® Agilex™ AGF014 Development Kit Boardキャビティーに追加できます。
図 4 は、ソケットとマイクロビアの使用なしで、 インテル® Agilex™ AGF014 PCIe* Development Kit用にデザインされたPCB最下層のキャビティー内におけるデカップリング・コンデンサー・スキームまたは接続の例です。図 4 の最上層は、VCCコア電源に割り当てられます。デカップリング・コンデンサー・マウンティング内の最上層のGNDピンは、マイクロビアを介して第2層 (グランド) に接続されます。
底面にキャビティー・コンデンサーが配置されているため、マイクロビアの使用なしでのスタックアップ用に、複数のGNDボールのパッドにビアを含めることはできません。パッケージ電流能力を低下させずに、低リターンのインダクタンス・パスを確保するには、図 5 に示すように、これらのフローティング・ボールに接続している最上層のグランドアイランドを隣接するGNDビアに追加します。
図 5 は、ソケットなしでGNDピンにスルービアのみを使用した、 インテル® Agilex™ AGF014 Signal Integrity Development KitでデザインされたPCB最下層のキャビティー内のデカップリング・コンデンサー・スキームまたは接続の例です。
必要なデカップリング・コンデンサーの一部が何らかの制限によりキャビティー内に配置できない場合は、ピンフィールド内で仕様を作成して、それらがキャビティー領域に近ければ配置することができます。
さらに、他の推奨される0201および0402デカップリング・コンデンサーを、パッケージシャドウ内の最下層のビアフィールド (FPGAピンフィールド) に配置できます。すべてのレールに推奨されるボード側のデカップリング・コンデンサー (FPGAペリフェラル) は、FPGAデバイスのエッジに近い最上層または最下層のいずれかに配置できます。
これは、 インテル® Agilex™ AGF012およびAGF014デバイスファミリーのキャビティー内における、推奨デカップリング・コンデンサーの配置の概要です。
- 底面のVCCコアのキャビティー・デカップリング・コンデンサー:
- 厚いPCB: 9x 0805 47µF
- 薄いPCB: 5x 0805 47µF
- 底面のVCCHのキャビティー・デカップリング・コンデンサー: 4x 0603 22µF
- VCCHのオプション: 一部の0603コンデンサーは、消費電力に応じて、VCCまたはVCCIO_PIO/VCCPTに割り当てることができます。
注: インテル® Agilex™ 開発キットボードのキャビティー内のパワーツリーとデカップリング・コンデンサーの数は、シリコンおよびガイドラインの早期リリースにより、このアプリケーション・ノートで推奨されているものとわずかに異なる場合があります。このアプリケーション・ノートで推奨されるパワーツリー、ガイドライン、およびデカップリング・コンデンサーは、最終的なデバイス製造の測定によって十分に確立された、検証済みのものです。
パッケージのOPDにより、最上層のキャビティー領域にはコンポーネントがないことが信頼性から求められます。ただし、パッドまたは他の銅は、最上層のこの領域に使用できます。これは、コンデンサーが最上層のスルービアに接続している最下層のキャビティー領域に収まる場合は、できるだけ多くのコンデンサーを配置できることを意味します。