F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイド

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ID 683372
日付 7/14/2022
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ドキュメント目次
ドキュメント目次 x
1. 頭文字 2. デザイン例の説明 3. クイック・スタート・ガイド 4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ 5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴
2. デザイン例の説明 x
2.1. Programmed Input/Outputのデザイン例 2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 2.3. パフォーマンスのデザイン例
2.1. Programmed Input/Outputのデザイン例 x
2.1.1. Programmed Input/Outputデザイン例の機能の説明 2.1.2. Programmed Input/Outputデザイン例のシミュレーション・テストベンチ
2.1.1. Programmed Input/Outputデザイン例の機能の説明 x
2.1.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.1.1.2. PIO Application (APPS) 2.1.1.3. オンチップメモリー (MEM) 2.1.1.4. F-Tile Reference and System PLL Clocks IP 2.1.1.5. Reset Release IP
2.1.1.2. PIO Application (APPS) x
2.1.1.2.1. Scheduler 2.1.1.2.2. Read Write Module 2.1.1.2.3. Avalon-MM Interface 2.1.1.2.4. Completion Module 2.1.1.2.5. Width Adapter
2.2. Single Root I/O Virtualization (SR-IOV) のデザイン例 x
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 2.2.2. Single Root I/O Virtualization (SR-IOV) デザイン例のシミュレーション・テストベンチ
2.2.1. Single Root I/O Virtualization (SR-IOV) デザイン例の機能の説明 x
2.2.1.1. F-Tile Avalon-ST IP for PCI Express Hard IP (DUT) 2.2.1.2. SR-IOV Applications (APPS)
2.2.1.2. SR-IOV Applications (APPS) x
2.2.1.2.1. Access Parser 2.2.1.2.2. Access Router 2.2.1.2.3. Completion 2.2.1.2.4. PF Segram 2.2.1.2.5. VF Segram 2.2.1.2.6. F-Tile Reference and System PLL Clocks IP 2.2.1.2.7. Reset Release IP
2.3. パフォーマンスのデザイン例 x
2.3.1. パフォーマンス・デザイン例の機能の説明 2.3.2. パフォーマンス・デザイン例の機能のシミュレーション・テストベンチ
3. クイック・スタート・ガイド x
3.1. ディレクトリー構造 3.2. デザイン例の生成 3.3. デザイン例のシミュレーション 3.4. デザイン例のコンパイル 3.5. ハードウェアとソフトウェアの要件 3.6. Linuxカーネルドライバーのインストール 3.7. デザイン例の実行
3.3. デザイン例のシミュレーション x
タイルファイルの生成 3.3.1. テストベンチ
3.3.1. テストベンチ x
3.3.1.1. テスト・ドライバー・モジュール 3.3.1.2. PIOデザイン例のテストベンチ 3.3.1.3. SR-IOVデザイン例のテストベンチ 3.3.1.4. パフォーマンス・デザイン例のテストベンチ
3.7. デザイン例の実行 x
3.7.1. PIOデザイン例の実行 3.7.2. SR-IOVデザイン例の実行 3.7.3. パフォーマンス・デザイン例の実行
1. 頭文字
2. デザイン例の説明
3. クイック・スタート・ガイド
4. F-Tile Avalon Streaming Intel FPGA IP for PCI Expressデザイン例ユーザーガイドのアーカイブ
5. F-Tile Avalon® Streaming Intel® FPGA IP for PCI Express* デザイン例ユーザーガイドの改訂履歴

3.3. デザイン例のシミュレーション

タイルファイルの生成

タイルファイルは、デザイン例の生成中に生成されます。デザイン例をシミュレーションする前に、Support-Logic Generationを手動で実行する必要はありません。

F-Tile Avalon-ST IP for PCI Expressを使用してデザインをゼロから作成した場合、タイルファイルの生成は、シミュレーションの前に必要な手順となります。インテルQuartus Prime開発ソフトウェア・プロ・エデイションのProcessingメニューでAnalysis & Elaborationを実行して、デザインのF-Tile固有のタイルファイルを生成できます。Support-Logic Generationコマンドは、プロセスの一部として自動的に実行されます。

タイルファイルの生成が成功すると、<IP_instance_name>__tiles.xファイルが生成されます。ここでのxは、必要なファイル拡張子を表します。生成されたファイルはプロジェクト・ディレクトリーにあり、シミュレーションおよび合成用の完全なネットリストが含まれています。

図 20. 手順
  1. 選択したシミュレーターの <example_design>/pcie_ed_tb/pcie_ed_tb/sim/<simulator> ディレクトリーでシミュレーション・スクリプトを実行します。以下の表を参照してください。
  2. 結果を解析します。
注: F-Tileは、並列PIPEシミュレーションをサポートしていません。
表 3.  シミュレーションの実行手順
シミュレーター 作業ディレクトリー 指示

VCS*

<example_design>/pcie_ed_tb/pcie_ed_tb/sim/synopsys/vcs/

  1. 次のコマンドを実行します。

    FASTSIMモードの場合、 
    sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="+vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ +define+RTLSIM\ +define+IP7581SERDES_UX_SIMSPEED\ +define+SSM_SEQUENCE\ +notimingcheck\ +nospecify\ " |tee simulation.log
    非FASTSIMモードの場合、 
    sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS="" USER_DEFINED_ELAB_OPTIONS="+vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ +define+RTLSIM\ +define+SSM_SEQUENCE\" USER_DEFINED_SIM_OPTIONS="" | tee simulation.log
    注: 上記のコマンドは、単一行コマンドです。
  2. シミュレーションが成功すると、生成されたsimulation.logファイルに次のメッセージ、
    "Simulation stopped due to successful completion!"
    が表示されて終了します。
注: インタラクティブ・モードでシミュレーションを実行するには、次の手順を使用します (非インタラクティブ・モードでsimv実行可能ファイルを既に生成している場合は、simvおよびsimv.diadirを削除します)。
  1. vcs_setup.sh ファイルを開き、デバッグオプションをVCSコマンドに追加します。
    vcs -debug_access+all

  2. デザイン例をコンパイルします。

    FASTSIMモードの場合、 
    sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="+vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ +define+RTLSIM\ +define+IP7581SERDES_UX_SIMSPEED\ +define+SSM_SEQUENCE\ " SKIP_SIM=1
    非FASTSIMモードの場合、 
    sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS="+vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ +define+RTLSIM\ +define+SSM_SEQUENCE\ " SKIP_SIM=1
    注: 上記のコマンドは、単一行コマンドです。
  3. インタラクティブ・モードでシミュレーションを開始します。 
    simv -gui &

VCS* MX

<example_design>/pcie_ed_tb/pcie_ed_tb/sim/synopsys/vcsmx/
  1. 次のコマンドを実行します。
    FASTSIMモードの場合、 
    sh vcsmx_setup.sh USER_DEFINED_COMPILE_OPTIONS="+define+RTLSIM\ +define+IP7581SERDES_UX_SIMSPEED\ +define+SSM_SEQUENCE\ -sverilog\ +define+QUARTUS_ENABLE_DPI_FORCE\ " USER_DEFINED_ELAB_OPTIONS="\$QUARTUS_INSTALL_DIR/eda/sim_lib/quartus_dpi.c\ -debug_access+f\ +vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ " USER_DEFINED_SIM_OPTIONS="" | tee simulation.log
    非FASTSIMモードの場合、 
    sh vcsmx_setup.sh USER_DEFINED_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sverilog\ +define+QUARTUS_ENABLE_DPI_FORCE\ " USER_DEFINED_ELAB_OPTIONS="\$QUARTUS_INSTALL_DIR/eda/sim_lib/quartus_dpi.c\ -debug_access+f\ +vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ " USER_DEFINED_SIM_OPTIONS="" | tee simulation.log
    注: 上記のコマンドは、単一行コマンドです。
  2. シミュレーションが成功すると、生成されたsimulation.logファイルに次のメッセージ、
    "Simulation stopped due to successful completion!"
    が表示されます。
注: インタラクティブ・モードでシミュレーションを実行するには、次の手順を使用します (非インタラクティブ・モードでsimv実行可能ファイルを既に生成している場合は、simvおよびsimv.diadirを削除します)。
  1. vcsmx_setup.shファイルを開き、デバッグオプションをVCSコマンドに追加します。
    vcs -debug_access+all

  2. デザイン例をコンパイルします。

    FASTSIMモードの場合、 
    sh vcsmx_setup.sh USER_DEFINED_COMPILE_OPTIONS="+define+RTLSIM\ +define+IP7581SERDES_UX_SIMSPEED\ +define+SSM_SEQUENCE\ -sverilog\ " USER_DEFINED_ELAB_OPTIONS="+vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ " USER_DEFINED_SIM_OPTIONS="" SKIP_SIM=1
    非FASTSIMモードの場合、 
    sh vcsmx_setup.sh USER_DEFINED_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sverilog\ " USER_DEFINED_ELAB_OPTIONS="+vcs+lic+wait\ -full64\ -hsopt=gates\ -debug_pp\ " USER_DEFINED_SIM_OPTIONS="" SKIP_SIM=1
    注: 上記のコマンドは、単一行コマンドです。
  3. インタラクティブ・モードでシミュレーションを開始します。 
    simv -gui &

QuestaSim*

ModelSim* - Intel® FPGA Starter Edition

Questa* Intel® FPGA Starter Edition

<example_design>/ pcie_ed_tb/pcie_ed_tb/sim/mentor/

  1. vsim を呼び出します (vsimと入力すると、次のコマンドを実行できるコンソールウィンドウが表示されます)。
  2. msim_setup.tcl を実行します。
  3. TOP_LEVEL_NAME "pcie_ed_tb.pcie_ed_tb"を設定します [Windows環境のみ必須]
  4. USER_DEFINED_COMPILE_OPTIONS "+define+IP7581SERDES_UX_SIMSPEED" を設定します [FASTSIMモードをイネーブルする]
  5. ld_debug
  6. run -all
  7. シミュレーションが成功すると、次のメッセージが表示されて終了します。
    "Simulation stopped due to successful completion!"

Xcelium*

<example_design>/ pcie_ed_tb/pcie_ed_tb/sim/xcelium/

  1. 次のコマンドを実行します。

    FASTSIMモードの場合、 
    sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+IP7581SERDES_UX_SIMSPEED\ +define+SSM_SEQUENCE\ -sv\" USER_DEFINED_ELAB_OPTIONS="-timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="-input\ @run" | tee simulation.log
    非FASTSIMモードの場合、 
    sh xcelium_setup.sh USER_DEFINED_VERILOG_COMPILE_OPTIONS="+define+RTLSIM\ +define+SSM_SEQUENCE\ -sv\" USER_DEFINED_ELAB_OPTIONS="-timescale\ 1ns/1ps" USER_DEFINED_SIM_OPTIONS="-input\ @run" | tee simulation.log
    注: 上記のコマンドは、単一行コマンドです。
  2. シミュレーションが成功すると、生成されたsimulation.logファイルに次のメッセージが表示されて終了します。
    "Simulation stopped due to successful completion!"

エラーが発生しない場合、シミュレーションは"Simulation stopped due to successful completion"と報告します。

同じ手順が、PCIe Gen3/4 x16、PCIe Gen3/4 x8x8、およびPCIe Gen3/4 x8のデザイン例バリアントに適用されます。


セクションの内容
テストベンチ

レベル 2 の表題